数据存储设备及其操作方法与流程

本申请要求于2017年10月12日向韩国知识产权局提交的申请号为10-2017-0132084的韩国专利申请的优先权，其全部内容通过引用并入本文。

本发明的各个实施例总体涉及一种半导体设备。特别地，实施例涉及一种数据存储设备及其操作方法。

背景技术：

计算机环境范例正转变为普适计算，其允许用户在任何时间和任何地点使用计算机系统。因此，诸如移动电话、数码相机和膝上型计算机的便携式电子设备的使用正在迅速增加。通常，便携式电子设备使用采用存储器装置的数据存储设备。数据存储设备可用于存储在便携式电子设备中使用的数据。

使用存储器装置的数据存储设备不具有机械驱动单元，并且展现出优良的稳定性、耐用性、较快信息存取速度及低功耗。这种数据存储设备可包括通用串行总线(usb)存储器装置、具有各种接口的存储卡、通用闪速存储(ufs)装置以及固态驱动器(ssd)等。

技术实现要素：

实施例涉及一种具有提高的操作性能的数据存储设备及其操作方法。

在本公开的实施例中，一种数据存储设备，其可包括：非易失性存储器装置，包括多个存储块组；以及控制器，被配置成当完成对从多个存储块组中选择的第一存储块组的使用时，基于多个存储块组中的除第一存储块组以外的剩余存储块组的交叉索引，从剩余存储块组之中选择接下来待使用的第二存储块组。

在本公开的实施例中，一种数据存储设备的操作方法，该数据存储设备包括非易失性存储器装置和控制器，其中非易失性存储器装置包括多个存储块组以及控制器被配置成控制非易失性存储器装置的操作，该方法可包括：确定是否完成对从多个存储块组中选择的第一存储块组的使用；确定多个存储块组中的、除第一存储块组以外的剩余存储块组的交叉索引；并且基于交叉索引，从剩余存储块组中选择接下来待使用的第二存储块组。

在本公开的实施例中，一种半导体器装置，其包括：非易失性存储器装置，包括多个存储块组；以及控制器，被配置成对多个存储块组中的至少第一存储块组执行操作，然后对多个存储块组中的第二存储块组执行操作。相对于多个存储块组中的除第一存储块组以外的剩余存储块组的交叉索引，基于第二存储块组的交叉索引，从剩余存储块组中选择第二存储块组。剩余存储块组中的每一个的交叉索引表示剩余存储块组中的可用存储块。

下面描述这些和其它特征、方面和实施例。

附图说明

从以下结合附图的详细描述中将更清楚地理解本公开的主题的上述和其它方面、特征和优点，其中：

图1是示出根据本公开的实施例的数据存储设备的配置的框图；

图2是示出根据本公开的实施例的在数据存储设备中执行的软件的示例的示图；

图3是示出图1的非易失性存储器装置的配置的框图；

图4a和图4b是示出根据本公开的实施例的超级块交叉索引表的示例的示图；

图5是描述根据本公开的实施例的数据存储设备的操作方法的流程图；

图6是示出根据本公开的实施例的包括固态驱动器(ssd)的数据处理系统的示例的示图；

图7是示出图6所示的控制器的示例的示图；

图8是示出根据本公开的实施例的包括数据存储设备的数据处理系统的示例的示图；

图9是示出根据本公开的实施例的包括数据存储设备的数据处理系统的示例的示图；

图10是示出根据本公开的实施例的包括数据存储设备的网络系统的示例的示图；并且

图11是示出根据本公开的实施例的包括在数据存储设备中的非易失性存储器装置的示例的框图。

具体实施方式

将参照附图更详细地描述本发明的各个实施例。附图是各个实施例(和中间结构)的示意图。这样，将预期到由于例如制造技术和/或容差而导致的图示配置和形状的变化。因此，所描述的实施例不应被解释为受限于本文所示的特定配置和形状，而是可包括不脱离如所附权利要求所限定的本发明的实质和范围的配置和形状的偏差。注意的是，对“实施例”的参考不一定仅针对一个实施例，并且不同的参考不一定针对相同的实施例。

参考本发明的实施例的横截面图和/或平面图来描述本发明。然而，本发明不限于所公开的实施例。本领域普通技术人员根据本公开将理解的是，在不脱离本发明的原理和实质的情况下可以对所公开的实施例进行改变。

图1是示出根据实施例的数据存储设备10的配置的框图；在实施例中，数据存储设备10可存储待由诸如手机、mp3播放器、膝上型计算机、台式计算机、游戏机、电视(tv)或车载信息娱乐系统等的主机设备(未示出)访问的数据。数据存储设备10可表示存储器系统。

数据存储设备10可根据主机设备(未示出)的主机接口或主机传输协议而被制造为各种类型的存储设备之中的任何一种。例如，数据存储设备10可被配置成诸如以下的各种类型的存储设备中的任意一种：固态驱动器(ssd)，mmc、emmc、rs-mmc和微型-mmc形式的多媒体卡，sd、迷你-sd和微型-sd形式的安全数字卡，通用串行总线(usb)存储装置，通用闪速存储(ufs)装置，个人计算机存储卡国际协会(pcmcia)卡型存储装置，外围组件互连(pci)卡型存储装置，高速pci(pci-e)卡型存储装置，标准闪存(cf)卡，智能媒体卡，记忆棒等。

数据存储设备10可被制造成各种类型的封装中的任何一种。例如，数据存储设备10可被制造成堆叠封装(pop)、系统级封装(sip)、片上系统(soc)、多芯片封装(mcp)、板上芯片(cob)、晶圆级制造封装(wfp)和/或晶圆级堆叠封装(wsp)。

参照图1，数据存储设备10可包括非易失性存储器装置100和控制器200。

非易失性存储器装置100可操作为数据存储设备10的存储介质。非易失性存储器装置100可包括诸如以下的各种类型的非易失性存储器装置中的任何一种：nand闪速存储器装置、nor闪速存储器装置、使用铁电电容器的铁电随机存取存储器(fram)、使用隧穿磁阻(tmr)层的磁性随机存取存储器(mram)、使用硫族化物合金的相变随机存取存储器(pram)以及使用过渡金属化合物的电阻式随机存取存储器(reram)。

在图1中，为了清楚起见和便于说明，数据存储设备10包括一个非易失性存储器装置100，但数据存储设备10可包括多个非易失性存储器装置。

非易失性存储器装置100可包括存储器单元阵列(未示出)，其包括布置在多个位线(未示出)和多个字线(未示出)交叉的区域中的多个存储器单元。存储器单元阵列可包括多个存储块，并且多个存储块中的每一个可包括多个页面。

存储器单元阵列中的存储器单元中的每一个可以是其中存储单个位数据(例如，1位数据)的单层单元(slc)、其中存储2位数据的多层单元(mlc)、其中存储3位数据的三层单元(tlc)以及其中存储4位数据的四层单元qlc之中的至少一个。存储器单元阵列可包括slc、mlc、tlc和qlc之中的一个或多个单元。例如，存储器单元阵列可包括具有二维(2d)水平结构的存储器单元或具有三维(3d)垂直结构的存储器单元。

控制器200可包括主机接口210、处理器220、随机存取存储器(ram)230及存储器接口240。

主机接口210可执行主机设备(未示出)与数据存储设备10之间的接口连接。例如，主机接口210可通过诸如以下的标准传输协议之中的任何一种(例如，主机接口)来与主机设备通信：usb协议、ufs协议、mmc协议、并行高级技术附件(pata)协议、串行高级技术附件(sata)协议、小型计算机系统接口(scsi)协议、串列scsi(sas)协议、pci协议和pci-e协议。

处理器220可被配置成微控制单元(mcu)和中央处理单元(cpu)。处理器220可处理从主机设备传输的请求。为了处理这种请求，处理器220可执行加载到ram230中的代码型指令或算法，例如软件，并且控制控制器200的内部功能块和非易失性存储器装置100。

ram230可被配置成诸如动态ram(dram)或静态ram(sram)的随机存取存储器。ram230可存储由处理器220执行的软件。ram230可存储执行软件所需的数据。例如，ram230可操作为处理器220的工作存储器。

图2是示出由处理器220执行的、存储在ram230中的软件的示例的示图。

当非易失性存储器装置100被配置成闪速存储器装置时，处理器220可控制非易失性存储器装置100的固有操作并且执行称为闪存转换层ftl的软件，以向主机设备提供装置兼容性。通过执行闪存转换层ftl，主机设备可通过将数据存储设备10识别为诸如硬盘的通用数据存储设备来使用数据存储设备10。加载到ram230中的闪存转换层ftl可被配置成执行各种功能的模块和驱动模块所需的元数据。

参照图2，闪存转换层ftl可包括损耗均衡模块wlm、坏块管理模块bbm、垃圾收集模块gcm、交叉模块im、地址映射map等。然而，闪存转换层ftl的配置不限于图2所示的模块。闪存转换层ftl可进一步包括诸如被配置成准备意外断电的突然断电管理模块的模块。

损耗均衡模块wlm可管理非易失性存储器装置100的存储块的损耗均衡。非易失性存储器装置100的存储器单元可能通过重复擦除操作和编程操作而损坏(wornout)。损坏的存储器单元可能导致缺陷,例如物理缺陷。损耗均衡模块wlm可管理存储块的编程-擦除计数以使其彼此相似，从而防止特定存储块比其它存储块更快损坏。例如，损耗均衡模块wlm可管理非易失性存储器装置100中的所有存储块以保持相似的损耗程度。

坏块管理模块bbm可管理非易失性存储器装置100中的存储块之中的缺陷存储块。如上所述，在损坏的存储器单元中可能发生缺陷，例如物理缺陷。可能无法正确读出存储在缺陷存储器单元中的数据。可能无法将数据正确地存储在缺陷存储器单元中。坏块管理模块bbm可管理存储块，使得不使用缺陷存储器单元。

垃圾收集模块gcm可收集分散存储在存储块中的有效数据片段，并且将收集的片段移动到一个存储块，并且管理非易失性存储器装置100以对无效数据片段执行擦除操作。

被配置成闪速存储器装置的非易失性存储器装置100可能由于结构特征而不支持数据重写操作。当数据被再次编程在处于编程状态的存储器单元中时，可能无法保证存储在存储器单元中的数据的可靠性。因此，可优先对处于编程状态的存储器单元执行擦除操作，以将数据编程在已处于编程状态的存储器单元中。

因为以存储块为单位对非易失性存储器装置100执行擦除操作，所以可能需要相当长的时间用于擦除操作。因此，当与待编程地址相对应的存储器单元处于编程状态时，处理器220可不通过擦除相应存储器单元然后将数据编程在存储器单元中的方法来编程数据，而是通过将数据编程在已处于擦除状态的另一存储器单元中的方法来编程数据。存储在待编程的原始存储器单元中的数据可以是无效数据，并且存储在另一存储器单元中的数据可以是有效数据。

通过处理器220的这种操作，有效数据和无效数据可在非易失性存储器装置100中混合。如果需要，处理器220可通过驱动垃圾收集模块gcm而在一个位置，例如一个存储块，中收集分散的有效数据片段，并且执行擦除无效数据片段的一系列操作。这一系列操作可称为垃圾收集操作。

地址映射map可存储用于地址转换操作的地址映射信息。当主机设备访问数据存储设备10时，例如，当主机设备请求读取操作或写入操作时，主机设备可向数据存储设备10提供逻辑地址。闪存转换层ftl可将逻辑地址转换为非易失性存储器装置100的实际地址，例如物理地址，并且参考转换后的物理地址来执行所请求的操作。

交叉模块im可管理包括在非易失性存储器装置100中的一个存储器组中的多个存储块以并行地操作。包括在非易失性存储器装置100中的多个存储块可根据特定标准而被分组，并且一个或多个存储块可被包括在一个存储块组中。存储块组可被称为超级块。为了增加数据吞吐量，处理器220可通过驱动或执行交叉模块im来同时地对包括在超级块中的多个存储块执行编程操作和读取操作。

图3是示出图1的非易失性存储器装置的配置的示图。图4a和图4b是示出根据本公开的实施例的超级块交叉索引表(sbit)的示例的示图。

参照图3，非易失性存储器装置100可包括多个管芯d1至dn。多个管芯d1至dn中的每一个可包括多个存储块b1至bm。虽然未在图3中示出，但管芯d1至dn中的每一个可包括多个平面，并且平面中的每一个可包括多个存储块。为了简单和清楚起见，图3中示出了管芯d1至dn不包括平面的示例。

如图3所示，管芯d1至dn的第一存储块b1可被分组为一组，称为第一超级块sb1。类似地，管芯d1至dn的第二存储块b2可被分组为第二超级块sb2，以及管芯d1至dn的第三存储块b3至管芯d1至dn的第m存储块bm可被分别分组为第三超级块sb3至第m超级块sbm。

处理器220可通过驱动或执行交叉模块im来并行地操作特定超级块中的存储块。例如，可并行地操作超级块sbm的bm存储块。

ram230可临时存储待从主机设备传输到非易失性存储器装置100的数据或待从非易失性存储器装置100传输到主机设备的数据。例如，ram230可操作为数据缓冲存储器或数据高速缓冲存储器。

超级块交叉索引表sbit(交叉索引表)可存储在ram230中。第一超级块sb1至第m超级块sbm及其交叉索引可进行匹配并存储在交叉索引表sbit中。

超级块sb的交叉索引(ilindex)可表示在该超级块sb中的可用块的程度或待处理的数据量。如上所述，可同时并行地对超级块sb的多个存储块执行编程操作或读取操作。

当超级块sb中包括一个或多个坏块时，可仅同时对超级块sb中的剩余非坏存储块执行编程操作或读取操作。因此，包括一个或多个坏块的超级块sb的数据吞吐量可能小于不包括坏块的超级块sb的数据吞吐量。

当完成对一个超级块sb中的所有存储块的数据存储时，处理器220可选择接下来待使用的另一超级块。在实施例中，处理器220可参考交叉索引表sbit，选择具有高交叉索引的超级块sb(例如，相同时间下具有高数据吞吐量的超级块sb)作为接下来待使用的超级块sb。

例如，如图4a所示，交叉索引表sbit可以以包括交叉索引(ilindex)和超级块编号(sbno.)的形式来配置，其中一个或多个超级块与ilindex(a、b、c等)进行匹配。在另一示例中，如图4b所示，交叉索引表sbit可以以包括超级块编号sbno.和ilindex的形式来配置，其中超级块编号sbno.具有超级块编号sb1至sbm以及ilindex具有每一个超级块sb1至sbm的索引。

多个超级块编号(sbno.)可与特定的交叉索引a至z进行匹配，并存储在具有图4a所示形式的交叉索引表sbit中。这是因为具有相同坏块数量的超级块的交叉索引相同。相应的ilindex可被匹配到超级块sb1至sbm中的相应一个并且存储在具有图4b所示形式的交叉索引表sbit中。交叉索引表sbit的配置不限于图4a和图4b所示的形式。相反地，交叉索引表sbit可以以与以本公开一致的各种其它形式来配置。

交叉索引表sbit可存储在非易失性存储器装置100中。当数据存储设备10通电时，交叉索引表sbit可从非易失性存储器装置100加载到ram230中。

可使用处理器220实时计算超级块sb1至sbm的交叉索引。处理器220可使用坏块管理模块bbm来确定包括在超级块sb1至sbm中的每一个中的坏块，并且基于每一个超级块sb1至sbm的坏块数量来计算每一个超级块sb1至sbm的交叉索引。

例如，处理器220可通过从超级块sb1至sbm中的每个超级块的存储块总数量中减去该超级块中的坏块数量来计算每一个超级块sb1至sbm的交叉索引。在另一示例中，处理器220可通过将超级块中的坏块的数量除以该超级块中的存储块的总数量来计算每一个超级块sb1至sbm的交叉索引。

例如，随着通过从存储块的总数量中减去坏块的数量的方法计算出的交叉索引的值增加，相应超级块中的可用存储块的数量可增加。随着通过从存储块的总数量中减去坏块的数量的方法计算出的交叉索引的值减少，相应超级块中的可用存储块的数量可减少。在该示例中，随着超级块的交叉索引增加，使用优先级可增加，并且随着超级块的索引减少，使用优先级可降低。

在另一示例中，随着通过将坏块的数量除以存储块的总数量的方法计算出的交叉索引的值减少，相应超级块中的可用存储块的数量可增加。随着通过将坏块的数量除以存储块的总数量的方法计算出的交叉索引的值增加，相应超级块中的可用存储块的数量可减少。在该示例中，随着超级块的交叉索引减少，使用优先级可提高，并且随着超级块的索引增加，使用优先级可降低。

当完成对任意超级块的所有存储块的数据存储时，处理器220可基于超级块sb1至sbm的交叉索引，来选择具有较高使用优先级的超级块，例如具有最大数量的可用存储块的超级块，作为接下来待使用的超级块。

如上所述，随着存储块的使用时间到期，非易失性存储器装置100中会出现损坏的存储器单元，因此坏块的数量可能增加。处理器220可使用坏块管理模块bbm来连续地管理增加的坏块。处理器220可对包括增加的坏块数量的超级块sb1至sbm计算交叉索引，并且基于计算出的交叉索引来更新存储在ram230中的交叉索引表sbit中的相应信息。当数据存储设备10断电时，更新的交叉索引表sbit可仍然存储在非易失性存储器装置100中。

存储器接口240可根据处理器220的控制来控制非易失性存储器装置100。存储器接口240可称为存储器控制器。存储器接口240可将控制信号提供至非易失性存储器装置100。控制信号可包括用于控制非易失性存储器装置100的命令、地址等。存储器接口240可将数据提供至非易失性存储器装置100，或接收来自非易失性存储器装置100的数据。存储器接口240可通过包括一个或多个信号线的通道ch而联接到非易失性存储器装置100。

图5是描述根据本公开的实施例的数据存储设备的操作方法的流程图。将参照图5以及图1至图4b来描述数据存储设备的这种操作方法。

在操作s510中，控制器200可确定是否完成对第一超级块的使用，其中从非易失性存储器装置100的多个超级块(参见图3的sb1至sbm)之中选择该第一超级块。短语“完成对第一超级块的使用”可表示完成对第一超级块中的所有存储块的编程操作并且数据片段被存储在所有存储器单元中的状态。当完成对第一超级块的使用时，控制器200可继续进行到操作s520。

在操作s520中，当控制器200确定完成对从非易失性存储器装置100的多个超级块之中选择的第一超级块的使用时(即，在操作s510中为“是”)，控制器200可确定非易失性存储器装置100的多个超级块sb1至sbm之中的剩余超级块的交叉索引。以上给出了对交叉索引的描述，因此在此省略该描述。

在操作s530中，控制器200可基于交叉索引，从剩余超级块之中选择接下来待使用的第二超级块。所选择的第二超级块可以是剩余超级块之中具有最低坏块比的超级块。

图6是示出根据实施例的包括固态驱动器(ssd)的数据处理系统的示例的示图。参照图6，数据处理系统2000可包括主机设备2100和ssd2200。

ssd2200可包括控制器2210、缓冲存储器装置2220、非易失性存储器装置2231至223n、电源2240、信号连接器2250和电源连接器2260。

控制器2210可控制ssd2220的全部操作。

缓冲存储器装置2220可临时存储待存储在非易失性存储器装置2231至223n中的数据。缓冲存储器装置2220可临时存储从非易失性存储器装置2231至223n读取的数据。被临时存储在缓冲存储器装置2220中的数据可根据控制器2210的控制被传输到主机设备2100或非易失性存储器装置2231至223n。

非易失性存储器装置2231至223n可用作ssd2200的存储介质。非易失性存储器装置2231至223n可通过多个通道ch1至chn联接到控制器2210。一个或多个非易失性存储器装置可联接到一个通道。联接到一个通道的非易失性存储器装置可联接到相同的信号总线和相同的数据总线。

电源2240可将通过电源连接器2260输入的电力pwr提供至ssd2200。电源2240可包括辅助电源2241。辅助电源2241可提供电力，使得即使发生突然断电，ssd2200也正常地终止。辅助电源2241可包括能够充电电力pwr的大容量电容器。

控制器2210可通过信号连接器2250与主机设备2100交换信号sgl。信号sgl可包括命令、地址、数据等。信号连接器2250可根据主机设备2100和ssd2200之间的接口连接方法而被配置成各种类型的连接器中的任何一种。

图7是示出图6的控制器2210的示例的示图。参照图7，控制器2210可包括主机接口2211、控制器2212、随机存取存储器(ram)2213、错误校正码(ecc)部件2214以及存储器接口2215。

主机接口2211可根据主机设备2100的协议来执行主机设备2100和ssd2200之间的接口连接。例如，主机接口2211可通过以下中的任何一种与主机设备2100进行通信：安全数字协议、通用串行总线(usb)协议、多媒体卡(mmc)协议、嵌入式mmc(emmc)协议、个人计算机存储卡国际协会(pcmcia)协议、并行高级技术附件(pata)协议、串行高级技术附件(sata)协议、小型计算机系统接口(scsi)协议、串列scsi(sas)协议、外围组件互连(pci)协议、高速pci(pci-e)协议和通用闪速存储(ufs)协议。主机接口2211可执行磁盘模拟功能，其为主机设备2100将ssd2200识别为通用数据存储设备，例如硬盘驱动器hdd。

控制器2212可分析和处理从主机设备2100输入的信号sgl。控制器2212可根据用于驱动sdd2200的固件和/或软件来控制内部功能块的操作。ram2213可操作为用于驱动固件或软件的工作存储器。

ecc部件2214可生成用于待被传输到非易失性存储器装置2231至223n的数据的奇偶校验数据。生成的奇偶校验数据可与该数据一起被存储在非易失性存储器装置2231至223n中。ecc部件2214可基于奇偶校验数据来检测从非易失性存储器装置2231至223n读取的数据的错误。当检测到的错误在可校正范围内时，ecc部件2214可校正检测到的错误。

存储器接口2215可根据控制器2212的控制，将诸如命令和地址的控制信号提供至非易失性存储器装置2231至223n。存储器接口2215可根据控制器2212的控制与非易失性存储器装置2231至223n交换数据。例如，存储器接口2215可将存储在缓冲存储器装置2220中的数据提供至非易失性存储器装置2231至223n，或者将从非易失性存储器装置2231至223n读取的数据提供至缓冲存储器装置2220。

图8是示出根据实施例的包括数据存储设备的数据处理系统的示例的示图。参照图8，数据处理系统3000可包括主机设备3100和数据存储设备3200。

主机设备3100可以诸如印制电路板(pcb)的板形式配置。虽然未在图8中示出，但主机设备3100可包括被配置成执行主机设备3100的功能的内部功能块。

主机设备3100可包括诸如插座、插槽或连接器的连接端子3110。数据存储设备3200可安装在连接端子3110上。

数据存储设备3200可以诸如pcb的板形式配置。数据存储设备3200可指存储器模块或存储卡。数据存储设备3200可包括控制器3210、缓冲存储器装置3220、非易失性存储器装置3231至3232、电源管理集成电路(pmic)3240和连接端子3250。

控制器3210可控制数据存储设备3200的全部操作。控制器3210可被配置成具有与图7所示的控制器2212相同的配置。

缓冲存储器装置3220可临时存储待被存储在非易失性存储器装置3231和3232中的数据。缓冲存储器装置3220可临时存储从非易失性存储器装置3231和3232读取的数据。被临时存储在缓冲存储器装置3220中的数据可根据控制器3210的控制而被传输到主机设备3100或非易失性存储器装置3231和3232。

非易失性存储器装置3231和3232可用作数据存储设备3200的存储介质。

pmic3240可将通过连接端子3250输入的电力提供到数据存储设备3200的内部。pmic3240可根据控制器3210的控制来管理数据存储设备3200的电力。

连接端子3250可联接到主机设备3100的连接端子3110。可通过连接端子3250，在主机设备3100和数据存储设备3200之间传输诸如命令、地址、数据和电力的信号。根据主机设备3100与数据存储设备3200之间的接口连接方法，可以各种形式进行配置连接端子3250。连接端子3250可被布置在数据存储设备3200的任意侧。

图9是示出根据实施例的包括数据存储设备的数据处理系统的示例的示图。参照图9，数据处理系统4000可包括主机设备4100和数据存储设备4200。

主机设备4100可以诸如pcb的板形式配置。虽然未在图9中示出，但主机设备4100可包括被配置成执行主机设备4100的功能的内部功能块。

数据存储设备4200可以表面安装封装形式进行配置。数据存储设备4200可通过焊球4250安装在主机设备4100上。数据存储设备4200可包括控制器4210、缓冲存储器装置4220和非易失性存储器装置4230。

控制器4210可控制数据存储设备4200的全部操作。控制器4210可被配置成具有与图7所示的控制器2212相同的配置。

缓冲存储器装置4220可临时存储待被存储在非易失性存储器装置4230中的数据。缓冲存储器装置4220可临时存储从非易失性存储器装置4230读取的数据。被临时存储在缓冲存储器装置4220中的数据可通过控制器4210的控制被传输到主机设备4100或非易失性存储器装置4230。

非易失性存储器装置4230可用作数据存储设备4200的存储介质。

图10是示出根据实施例的包括数据存储设备的网络系统5000的示例的示图。参照图10，网络系统5000可包括通过网络5500联接的服务器系统5300和多个客户端系统5410至5430。

服务器系统5300可响应于多个客户端系统5410至5430的请求来服务数据。例如，服务器系统5300可存储从多个客户端系统5410至5430提供的数据。在另一示例中，服务器系统5300可将数据提供至多个客户端系统5410至5430。

服务器系统5300可包括主机设备5100和数据存储设备5200。数据存储设备5200可被配置成图1的数据存储设备10、图6的数据存储设备2200、图8的数据存储设备3200或图9的数据存储设备4200。

图11是示出根据实施例的包括在数据存储设备中的非易失性存储器装置的示例的框图。参照图11，非易失性存储器装置100可包括存储器单元阵列110、行解码器120、列解码器140、数据读取/写入块130、电压发生器150和控制逻辑160。

存储器单元阵列110可包括布置在字线wl1至wlm和位线bl1至bln交叉的区域中的存储器单元mc。

行解码器120可通过字线wl1至wlm联接到存储器单元阵列110。行解码器120可通过控制逻辑160的控制来进行操作。行解码器120可对从外部设备(未示出)提供的地址进行解码。行解码器120可基于解码结果来选择并驱动字线wl1至wlm。例如，行解码器120可将从电压发生器150提供的字线电压提供至字线wl1至wlm。

数据读取/写入块130可通过位线bl1至bln联接到存储器单元阵列110。数据读取/写入块130可包括对应于位线bl1至bln的读取/写入电路rw1至rwn。数据读取/写入块130可根据控制逻辑160的控制来操作。数据读取/写入块130可根据操作模式操作为写入驱动器或读出放大器。例如，数据读取/写入块130可操作为写入驱动器，其被配置成在写入操作中将从外部设备提供的数据存储在存储器单元阵列110中。在另一示例中，数据读取/写入块130可操作为读出放大器，其被配置成在读取操作中从存储器单元阵列110读取数据。

列解码器140可通过控制逻辑160的控制来进行操作。列解码器140可对从外部设备(未示出)提供的地址进行解码。列解码器140可基于解码结果，将对应于位线bl1至bln的、数据读取/写入块130的读取/写入电路rw1至rwn与数据输入/输出(i/o)线(或数据i/o缓冲器)联接。

电压发生器150可生成用于非易失性存储器装置100的内部操作的电压。通过电压发生器150生成的电压可被施加到存储器单元阵列110的存储器单元。例如，可将在编程操作中生成的编程电压施加到待被执行编程操作的存储器单元的字线。在另一示例中，在擦除操作中生成的擦除电压可被施加到待被执行擦除操作的存储器单元的阱区。在另一示例中，在读取操作中生成的读取电压可被施加到待被执行读取操作的存储器单元的字线。

控制逻辑160可基于从外部设备提供的控制信号来控制非易失性存储器装置100的全部操作。例如，控制逻辑160可控制非易失性存储器装置100的操作，例如非易失性存储器装置100的读取操作、写入操作和擦除操作。

本发明的上述实施例旨在说明而非限制本发明。各种替代方案和等同物是可能的。本发明不受本文所述的实施例的限制。本发明也不限于任何特定类型的半导体装置。鉴于本公开，对本领域技术人员显而易见的其它添加、删减或修改旨在落入所附权利要求的范围内。