多通道同步时钟系统的制作方法

本实用新型涉及控制领域，具体涉及一种多通道同步时钟系统。

背景技术：

时钟同步系统是一种能接收外部时间基准信号，并希望按照要求的时间精度向外输出时间同步信号和时间信息的系统，通俗来说时间同步就是采取技术措施对网络内时钟实施“对表”并希望达到高精度“对表”要求。要实现时间同步系统，首先是建立时间同步协议，包括定义时间印记的格式、传送时间印记并提取校正值的方法等，然后是在协议基础上的技术实现，包括时间校正技术和提高同步精度的技术等。

现有的时钟同步系统利用单独的时钟扇出芯片来实现时钟的同步输出，但是由于输入的时钟信号没有得到延时缓冲，导致多通道输出时钟信号同步性差。

技术实现要素：

有鉴于此，本申请提供一种多通道同步时钟系统，通过设置的延时芯片对时钟信号进行延时缓冲，再通过设置的时钟扇出芯片对经过延时后的时钟信号进行多通道同步扇出，同步性好。为解决以上技术问题，本实用新型提供的技术方案如下：

本申请提供一种多通道同步时钟系统，包括时钟信号发生装置和多个同时与所述时钟信号发生装置连接的时钟延时单元，每个所述时钟延时单元均连接有一个多通道时钟扇出单元，所述时钟扇出单元的输出端为所述多通道同步时钟系统的输出端。

进一步地，所述时钟延时单元的电路结构包括型号为NB6L295MMNG的时钟延时芯片，所述时钟延时芯片的第十一引脚、第二十引脚和第二十五引脚接地，所述时钟延时芯片的第一引脚、第六引脚、第十二引脚、第十五引脚、第十六引脚和第十九引脚均连接有电源，所述时钟延时芯片的第七引脚通过第一电阻与第十引脚连接，所述时钟延时芯片的第二十一引脚通过第二电阻与第二十四引脚连接，所述时钟延时芯片的第二十二引脚通过第三电阻与第二十三引脚连接，所述第二十二引脚连接有第一电容，所述第二十三引脚连接有第二电容，所述第一电容相对连接第二十二引脚的另一端和所述第二电容相对连接第二十三引脚的另一端一起构成所述时钟延时单元的一个输入端，所述时钟延时芯片的第八引脚通过第四电阻与第九引脚连接，所述第八引脚连接有第三电容，所述第九引脚连接有第四电容，所述第三电容相对连接第八引脚的另一端和所述第四电容相对连接第九引脚的另一端一起构成所述时钟延时单元的另一个输入端，所述时钟延时芯片的第十七引脚和第十八引脚分别通过第五电阻和第六电阻接地，所述第十七引脚连接有第五电容，所述第十八引脚连接有第六电容，所述第五电容相对连接所述第十七引脚的另一端通过第七电阻与所述第六电容相对连接所述第十八引脚的另一端连接，所述第五电容相对连接所述第十七引脚的另一端和所述第六电容相对连接所述第十八引脚的另一端一起构成所述时钟延时单元的输出端。

进一步地，所述时钟扇出单元的电路结构包括型号为ADCLK950BCPZ的时钟扇出芯片，所述时钟扇出芯片的第一引脚通过第八电阻接地，所述时钟扇出芯片的第八引脚通过依次串联的第九电阻和第七电容接地，所述时钟扇出芯片的第九引脚与所述第九电阻相对连接所述时钟扇出芯片的另一端连接，所述时钟扇出芯片的第五引脚通过依次串联的第十电阻和第八电容接地，所述时钟扇出芯片的第四引脚与所述第十电阻相对连接所述时钟扇出芯片的另一端连接，所述时钟扇出芯片的第十一引脚、第二十引脚、第二十一引脚、第三十引脚、第三十一引脚和第四十引脚相互短接后与所述电源连接，所述时钟扇出芯片的第三十九引脚、第三十八引脚、第三十七引脚、第三十六引脚、第三十五引脚、第三十四引脚、第三十三引脚、第三十二引脚、第二十七引脚、第二十六引脚、第二十五引脚、第二十四引脚、第十九引脚、第十八引脚、第十七引脚和第十六引脚分别通过第十一电阻、第十二电阻、第十三电阻、第十四电阻、第十五电阻、第十六电阻、第十七电阻、第十八电阻、第十九电阻、第二十电阻、第二十一电阻、第二十二电阻、第二十三电阻、第二十四电阻、第二十五电阻和第二十六电阻接地，所述时钟扇出芯片的第三十九引脚、第三十八引脚、第三十七引脚、第三十六引脚、第三十五引脚、第三十四引脚、第三十三引脚、第三十二引脚、第二十七引脚、第二十六引脚、第二十五引脚、第二十四引脚、第十九引脚、第十八引脚、第十七引脚和第十六引脚分别串联有第九电容、第十电容、第十一电容、第十二电容、第十三电容、第十四电容、第十五电容、第十六电容、第十七电容、第十八电容、第十九电容、第二十电容、第二十一电容、第二十二电容、第二十三电容和第二十四电容，所述第九电容和第十电容相对连接所述时钟扇出芯片的另一端之间连接有第二十七电阻，所述第十一电容和第十二电容相对连接所述时钟扇出芯片的另一端之间连接有第二十八电阻，所述第十三电容和第十四电容相对连接所述时钟扇出芯片的另一端之间连接有第二十九电阻，所述第十五电容和第十六电容相对连接所述时钟扇出芯片的另一端之间连接有第三十电阻，所述第十七电容和第十八电容相对连接所述时钟扇出芯片的另一端之间连接有第三十一电阻，所述第十九电容和第二十电容相对连接所述时钟扇出芯片的另一端之间连接有第三十二电阻，所述第二十一电容和第二十二电容相对连接所述时钟扇出芯片的另一端之间连接有第三十三电阻，所述第二十三电容和第二十四电容相对连接所述时钟扇出芯片的另一端之间连接有第三十四电阻，所述第二十七电阻的两端、第二十八电阻的两端、所述第二十九电阻的两端、所述第三十电阻的两端、所述第三十一电阻的两端、所述第三十二电阻的两端、所述第三十三电阻的两端和所述第三十四电阻的两端分别作为所述时钟扇出芯片的第一输出端、第二输出端、第三输出端、第四输出端、第五输出端、第六输出端、第七输出端和第八输出端，所述时钟扇出芯片的第二引脚和第三引脚为所述时钟扇出芯片的第一输入端，所述时钟扇出芯片的第七引脚和第八引脚为所述时钟扇出芯片的第二输入端。

进一步地，所述电源设置有滤波网络。

进一步地，所述时钟延时单元的数量为三。

本实用新型提供的多通道同步时钟系统，通过设置的延时芯片对时钟信号进行延时缓冲，再通过设置的时钟扇出芯片对经过延时后的时钟信号进行多通道同步扇出，同步性好。

附图说明

图1为实施例提供的多通道同步时钟系统结构框图。

图2位实施例提供的时钟延时单元电路结构图。

图3位实施例提供的时钟扇出单元电路结构图。

具体实施方式

为了使本领域的技术人员更好地理解本实用新型的技术方案，下面结合附图和具体实施例对本实用新型作进一步的详细说明。

实施例

如图1所示，本实施例提供一种多通道同步时钟系统，包括时钟信号发生装置和多个同时与所述时钟信号发生装置连接的时钟延时单元，每个所述时钟延时单元均连接有一个多通道时钟扇出单元，所述时钟扇出单元的输出端为所述多通道同步时钟系统的输出端。

具体地，如图2所示，所述时钟延时单元的电路结构包括型号为NB6L295MMNG的时钟延时芯片A1，所述时钟延时芯片A1的第十一引脚、第二十引脚和第二十五引脚接地，所述时钟延时芯片A1的第一引脚、第六引脚、第十二引脚、第十五引脚、第十六引脚和第十九引脚均连接有电源U，所述时钟延时芯片A1的第七引脚通过第一电阻R1与第十引脚连接，所述时钟延时芯片A1的第二十一引脚通过第二电阻R2与第二十四引脚连接，所述时钟延时芯片A1的第二十二引脚通过第三电阻R3与第二十三引脚连接，所述第二十二引脚连接有第一电容C1，所述第二十三引脚连接有第二电容C2，所述第一电容C1相对连接第二十二引脚的另一端和所述第二电容C2相对连接第二十三引脚的另一端一起构成所述时钟延时单元的一个输入端，所述时钟延时芯片A1的第八引脚通过第四电阻R4与第九引脚连接，所述第八引脚连接有第三电容C3，所述第九引脚连接有第四电容C4，所述第三电容C3相对连接第八引脚的另一端和所述第四电容C4相对连接第九引脚的另一端一起构成所述时钟延时单元的另一个输入端，所述时钟延时芯片A1的第十七引脚和第十八引脚分别通过第五电阻R5和第六电阻R6接地，所述第十七引脚连接有第五电容C5，所述第十八引脚连接有第六电容C6，所述第五电容C5相对连接所述第十七引脚的另一端通过第七电阻R7与所述第六电容C6相对连接所述第十八引脚的另一端连接，所述第五电容C5相对连接所述第十七引脚的另一端和所述第六电容C6相对连接所述第十八引脚的另一端一起构成所述时钟延时单元的输出端。

具体地，如图3所示，所述时钟扇出单元的电路结构包括型号为ADCLK950BCPZ的时钟扇出芯片A2，所述时钟扇出芯片A2的第一引脚通过第八电阻R8接地，所述时钟扇出芯片A2的第八引脚通过依次串联的第九电阻R9和第七电容C7接地，所述时钟扇出芯片A2的第九引脚与所述第九电阻R9相对连接所述时钟扇出芯片A2的另一端连接，所述时钟扇出芯片A2的第五引脚通过依次串联的第十电阻R10和第八电容C8接地，所述时钟扇出芯片A2的第四引脚与所述第十电阻R10相对连接所述时钟扇出芯片A2的另一端连接，所述时钟扇出芯片A2的第十一引脚、第二十引脚、第二十一引脚、第三十引脚、第三十一引脚和第四十引脚相互短接后与所述电源U连接，所述时钟扇出芯片A2的第三十九引脚、第三十八引脚、第三十七引脚、第三十六引脚、第三十五引脚、第三十四引脚、第三十三引脚、第三十二引脚、第二十七引脚、第二十六引脚、第二十五引脚、第二十四引脚、第十九引脚、第十八引脚、第十七引脚和第十六引脚分别通过第十一电阻R11、第十二电阻R12、第十三电阻R13、第十四电阻R14、第十五电阻R15、第十六电阻R16、第十七电阻R17、第十八电阻R18、第十九电阻R19、第二十电阻R20、第二十一电阻R21、第二十二电阻R22、第二十三电阻R23、第二十四电阻R24、第二十五电阻R25和第二十六电阻R26接地，所述时钟扇出芯片A2的第三十九引脚、第三十八引脚、第三十七引脚、第三十六引脚、第三十五引脚、第三十四引脚、第三十三引脚、第三十二引脚、第二十七引脚、第二十六引脚、第二十五引脚、第二十四引脚、第十九引脚、第十八引脚、第十七引脚和第十六引脚分别串联有第九电容C9、第十电容C10、第十一电容C11、第十二电容C12、第十三电容C13、第十四电容C14、第十五电容C15、第十六电容C16、第十七电容C17、第十八电容C18、第十九电容C19、第二十电容C20、第二十一电容C21、第二十二电容C22、第二十三电容C23和第二十四电容C24，所述第九电容C9和第十电容C10相对连接所述时钟扇出芯片A2的另一端之间连接有第二十七电阻R27，所述第十一电容C11和第十二电容C12相对连接所述时钟扇出芯片A2的另一端之间连接有第二十八电阻R28，所述第十三电容C13和第十四电容C14相对连接所述时钟扇出芯片A2的另一端之间连接有第二十九电阻R29，所述第十五电容C15和第十六电容C16相对连接所述时钟扇出芯片A2的另一端之间连接有第三十电阻R30，所述第十七电容C17和第十八电容C18相对连接所述时钟扇出芯片A2的另一端之间连接有第三十一电阻R31，所述第十九电容C19和第二十电容C20相对连接所述时钟扇出芯片A2的另一端之间连接有第三十二电阻R32，所述第二十一电容C21和第二十二电容C22相对连接所述时钟扇出芯片A2的另一端之间连接有第三十三电阻R33，所述第二十三电容C23和第二十四电容C24相对连接所述时钟扇出芯片A2的另一端之间连接有第三十四电阻R34，所述第二十七电阻R27的两端、第二十八电阻R28的两端、所述第二十九电阻R29的两端、所述第三十电阻R30的两端、所述第三十一电阻R31的两端、所述第三十二电阻R32的两端、所述第三十三电阻R33的两端和所述第三十四电阻R34的两端分别作为所述时钟扇出芯片A2的第一输出端、第二输出端、第三输出端、第四输出端、第五输出端、第六输出端、第七输出端和第八输出端，所述时钟扇出芯片A2的第二引脚和第三引脚为所述时钟扇出芯片A2的第一输入端，所述时钟扇出芯片A2的第七引脚和第八引脚为所述时钟扇出芯片A2的第二输入端。

具体实施时，在所述时钟扇出芯片A2的第一引脚连接有控制器，控制器可以控制时钟扇出芯片A2的第一引脚的电平，不同的电平代表所述时钟扇出芯片A2的第一输入端或第二输入端作为工作时的输入端，另外，这两个输入端在芯片工作时只能有一个有效的输入端。

具体地，所述电源U设置有滤波网络。

具体地，所述时钟延时单元的数量为三。

以上仅是本实用新型的优选实施方式，应当指出的是，上述优选实施方式不应视为对本实用新型的限制，本实用新型的保护范围应当以权利要求所限定的范围为准。对于本技术领域的普通技术人员来说，在不脱离本实用新型的精神和范围内，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。