一种嵌入式处理装置的制作方法

技术领域：

本实用新型属于嵌入式处理技术领域，特别涉及一种嵌入式处理装置。

背景技术：
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随着近些年物联网的兴起，嵌入式系统的应用逐渐走进了人们的视野。在现有的嵌入式单片机应用的开发过程中，经常需要对单片机也即嵌入式处理装置的外设寄存器和片内ram进行读写。利用传统的c函数操作或者直接使用地址存取和读写都会产生较多的运行指令，消耗更多的cpu和总线资源，增加单片机的功耗，同时因其执行过程复杂，导致代码本身的运行效率也不高，这在无形之中就提高了嵌入式系统程序应用的成本，不利于嵌入式单片机应用的推广。

公开于该背景技术部分的信息仅仅旨在增加对本实用新型的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

技术实现要素：
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本实用新型的目的在于提供一种嵌入式处理装置，从而克服上述现有技术中的缺陷。

为实现上述目的，本实用新型提供了一种嵌入式处理装置，包括cpu内核平台、boe位操作引擎装置、bus总线、内置储存芯片pram、输入/输出口gpio、芯片pbridge和芯片efm，所述cpu内核平台、boe位操作引擎装置和bus总线依次连接，所述boe位操作引擎装置对cpu内核平台的数据进行监测解码，所述cpu内核平台还与输入/输出口gpio连接，所述bus总线还与内置储存芯片pram、芯片pbridge及芯片efm连接，所述内置储存芯片pram、芯片pbridge及芯片efm均与输入/输出口gpio连接，所述内置储存芯片pram、芯片pbridge及芯片efm还分别外连存储芯片ram、从机外设备、nvm存储器。

所述boe位操作引擎装置内提前定义指令编码方式，所述指令包括位与and、位或or、位异或xor、位置1las和位清零lac。

所述嵌入式处理装置为32位处理装置。

采用本实用新型的技术方案一方面具有以下有益效果：

本实用新型在cpu内核平台和bus总线之间增加一boe位操作引擎装置，在boe位操作引擎装置内提前定义指令编码方式，所有cpu内核平台的指令通过boe位操作引擎装置监测解码后再由bus总线控制内外存储器及外机设备，可以有效节约cpu内核平台和bus总线资源。

附图说明：

图1为本实用新型的一种嵌入式处理装置的示意图；

具体实施方式：

下面对本实用实用新型的具体实施方式进行详细描述，但应当理解本实用新型的保护范围并不受具体实施方式的限制。

除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。

如图1所示，本实用新型提供了一种嵌入式处理装置，包括cpu内核平台、boe位操作引擎装置、bus总线、内置储存芯片pram、输入/输出口gpio、芯片pbridge和芯片efm，所述cpu内核平台、boe位操作引擎装置和bus总线依次连接，所述boe位操作引擎装置对cpu内核平台的数据进行监测解码，所述cpu内核平台还与输入/输出口gpio连接，所述bus总线还与内置储存芯片pram、芯片pbridge及芯片efm连接，所述内置储存芯片pram、芯片pbridge及芯片efm均与输入/输出口gpio连接，所述内置储存芯片pram、芯片pbridge及芯片efm还分别外连存储芯片ram、从机外设备、nvm存储器。

所述boe位操作引擎装置内提前定义指令编码方式，所述指令包括位与and、位或or、位异或xor、位置1las和位清零lac，boe位操作引擎装置里的指令功能具体定义如下表所示：

所述嵌入式处理装置为32位处理装置。

实施时，当cpu内核平台读写数据时，cpu内核平台将指令通过boe位操作引擎装置完成位与and、位或or、位异或xor、位置1las和位清零lac运算后再通过bus总线读写内置储存芯片pram、芯片pbridge、芯片efm、存储芯片ram、从机外设备及nvm存储器的数据，可以减少频繁重复的读写操作对cpu内核平台资源的占用，同时可以降低功耗提高代码的运行效率。

前述对本实用新型的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本实用新型限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本实用新型的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本实用新型的各种不同的示例性实施方案以及各种不同的选择和改变。本实用新型的范围意在由权利要求书及其等同形式所限定。

技术特征：

1.一种嵌入式处理装置，其特征在于：包括cpu内核平台、boe位操作引擎装置、bus总线、内置储存芯片pram、输入/输出口gpio、芯片pbridge和芯片efm，所述cpu内核平台、boe位操作引擎装置和bus总线依次连接，所述boe位操作引擎装置对cpu内核平台的数据进行监测解码，所述cpu内核平台还与输入/输出口gpio连接，所述bus总线还与内置储存芯片pram、芯片pbridge及芯片efm连接，所述内置储存芯片pram、芯片pbridge及芯片efm均与输入/输出口gpio连接，所述内置储存芯片pram、芯片pbridge及芯片efm还分别外连存储芯片ram、从机外设备、nvm存储器。

2.根据权利要求1所述的一种嵌入式处理装置，其特征在于：所述boe位操作引擎装置内提前定义指令编码方式，所述指令包括位与and、位或or、位异或xor、位置1las和位清零lac。

3.根据权利要求1所述的一种嵌入式处理装置，其特征在于：所述嵌入式处理装置为32位处理装置。

技术总结
本实用新型公开了一种嵌入式处理装置，包括CPU内核平台、BOE位操作引擎装置、BUS总线、内置储存芯片PRAM、输入/输出口GPIO、芯片PBRIDGE和芯片EFM，所述CPU内核平台、BOE位操作引擎装置和BUS总线依次连接，所述BOE位操作引擎装置对CPU内核平台的数据进行监测解码，所述CPU内核平台还与输入/输出口GPIO连接，所述BUS总线还与内置储存芯片PRAM、芯片PBRIDGE及芯片EFM连接，所述内置储存芯片PRAM、芯片PBRIDGE及芯片EFM均与输入/输出口GPIO连接，所述内置储存芯片PRAM、芯片PBRIDGE及芯片EFM还分别外连存储芯片RAM、从机外设备、NVM存储器。本实用新型可以有效节约CPU内核平台和BUS总线资源。

技术研发人员：郑云华;吕腾飞
受保护的技术使用者：合肥矽景电子有限责任公司
技术研发日：2019.09.29
技术公布日：2020.04.21