专利名称：数码转换时钟控制接口电路的制作方法
技术领域：
本发明是关于数码转换时钟控制接口电路，特别适用于以液晶显示式石英电子表作为时钟信号源进而经该接口电路转换成BCD码去控制其他电路或电器。
在一些测试与控制系统中，即需要自动记录测量的数据，也需要记录下与该数据相关的时间，以适时控制相应的系统。实现适时时钟的方法有多种，通常采用定时器作为时间基准，配合一套相应的软件组成实时时钟，这被称作软时钟。例如用单片机构成电子表历日功能的时钟，但要占用大量的CPU时间，程序也较复杂(约为2KB)。由硬件构成的是硬时钟，例如MS M5832、DS1216等，硬时钟虽优于软时钟，但读写操作复杂，有的存取速度较慢，要显示日历、时间时，还需配上键盘显示电路和相应的程序才行。
液晶数字显示式石英电子表是一种高精度、低功耗、长寿命、多功能、结构简单、价格低廉的全电子化手表。以时间控制而言，多为一次预置的控制，如闹时电子表、钟控收音机。但由于结构的限制，石英电子表是难以直接与各类控制系统相联用。要以电子表作时钟信号源去控制各类系统，就必须将电子表时钟数据转换成规范的数码。现有技术一般是采取直接取自液晶(LCD)字段信号，并对每个字段信号都需设置一个放大电路放大，随后再经字段-BCD编码器(例如C308、SC278、BH1308、CH294等)进行转换。但是每只编码器只能转换一位时钟数，如要转换四位日历、时钟数据就需要四只编码器，还要外加20套放大电路。这样一来，不但体积大，外加元件多、成本高，没有什么实用价值。更大的不足在于，上述现有技术只能用地早期(落后)的单公共电极的液晶显示式电子表芯电路，而根本不能用于现有换代的具有双公共电极的液晶显示式电子表芯电路。
为此，本发明的目的就在于其一，设计出一种能把双公共电极的液晶显示式石英电子表的四位时钟信号同时转换成可控三态BCD码输出的数码转换时钟控制接口电路。其二，该接口电路应能够方便的与各类数字电路或与微型计算机总线相联，以组成各种不同功能作用的测控系统。其三，该接口电路应能够与双公共电极的液晶显示式石英电子表芯电路直接相联。
本发明的数码转换时钟控制接口电路的技术解决方案包括有放大电路、分离寄(锁)存电路、选通电路、编码三态驱动输出电路和控制电路、秒信号输出电路，以及与外电路相联接的27个外接端。该接口电路是一种对双公共电极液晶显示式电子表芯电路的时钟信号进行信号放大、字段分离、四位数同时BCD码转换、可控三态BCD码输出，实现时钟交流信号转换成直流逻辑电位，并通过27个外接端直接与电子表芯电路及各类电路相联接而构成各种适时测控系统的接口电路。其中1、放大电路包括由16个输入电阻[R1～R16]与16个起放大作用的运算放大器[I1-1～I1-16]构成的16个同相放大器。该放大电路可将由输入端输入的取自于电子表芯电路各驱动输出端输出的各种信号放大至足以推动下一级分离寄存电路中的CMOS电路转换所需的逻辑电位。
2、分离寄(锁)存电路，根据液晶(LCD)显示原理当公共电极(接在LCD背电极)与字段信号的相位相反时，则该字段就显示;反之，当公共电极与字段信号的相位相同时，该字段则不显示。对于有双公共电极的电子表芯电路来说，表芯电路上的每个驱动输出端均控制二个字段，二个公共电极分别与二个字段相对应的LCD背电极相通。当驱动输出端的信号使字段与相对应的LCD背电极的相位相反时，所对应的字段就显示，如果2个字段的相位与相对应的LCD背电极相位都相同时，则2个字段都不显示。反之则都显示。据此原理设计出本发明的分离寄存电路包括22个异或门[I2-1～I2-22]构成的分离电路，和由6个四位D型三态寄存器[I3-1～I3-6]构成的寄存电路组成的。这样，由放大电路放大后送来的交流字段显示信号经该分离寄存电路后即可转换成相应的逻辑电位输出。也就是说当放大电路的输入端输入的是有字段显示的信号时，经分离、寄存处理后输出的逻辑电位是“1”;反之，当放大电路的输入端输入的是无字段显示的信号时，经分离、寄存处理后输出的逻辑电位是“0”。同理，分离寄存电路可对电子表芯电路的每个驱动输出端送来的各种字段显示的信号进行处理，使“有”或“无”字段显示的信号转换成相应的逻辑电位“1”或“0”，从而达到把由电子表芯电路各个驱动输出端输出的字段显示的交流信号转换成直流逻辑电位。
3、选通电路(参见图8、9、10)由于液晶显示式石英电子表芯电路有台历型(A型)、台闹型(B型)和挂闹历型(C型)三种形式的机芯，这A、B、C三种机芯都有2条公共电极引线和11至14条字段(组合)的引线。由于每位十进制数的字段符号(参见图7)均由7条字段“a、b、c、d、e、f、g”组成，其中字段“b、c、f、e”组合在A、B、C三种机芯上都一样，因此能够将这些字段的“有”或“无”字段显示的信号经分离寄存转换输出，在相应的输出端口上所代表的字段b、f、e(逻辑电位)保持不变。而字段“a、d、g”组合在A、B、C三种机芯是不一样地，因此这些字段的“有”或“无”字段显示的信号经分离寄存后转换输出，在相应的输出端口上所代表的字段a、d、g(逻辑电位)是变化的，是随机芯不同而异。故需通过一个包括由16个模拟开关[K1a-1、K1a-2、K2a-1、K2a-2、K3a-1、K3a-2、K1d-1、K1d-2、K3d-1、K3d-2、K1g-1、K1g-2、K2g-1、K2g-2、K3g-1、K3g-2]和9个或门[F4-1～F4-9]构成的选通电路的自动选通作用，实现了无论使用A、B、C三种机芯中任何一种电子表芯都能保证字段“a、d、g”信号及其它的字段信号按“有”或“无”字段显示的信号转换成相应的逻辑电位“1”或“0”的规律，正常进行字段显示的交流信号至直流逻辑电位信号的转换。
4、编码三态驱动输出电路该电路包括由3个七段至BCD编码器[I4-1～I4-3]构成的，可将输入的字段码转换成BCD码的编码电路，和由4个三态输出驱动电路[I5-1～I5-4]构成的可将BCD码经三态门输出用以驱动控制其它电路的驱动输出电路。
5、控制电路该电路是一个包括由2个同相器(电平转换)[F1-1、F1-2]、4个反相器[F2-1、F2-2、F5-1、F5-2]和一个三态门输出控制电路[I6]构成的控制上述分离寄存、选通和编码三态输出3个电路按时序和状态进行工作的控制电路。
6、秒信号输出电路包括有1个或门[F4-10]构成。
7、27个外接端包括有可与电子表芯电路各个驱动输出端引线相接的16个表芯电路接端，和11个其它接端，其中所述的16个表芯电路接端分别是2个“月、时十位”端[H1、H2]，4个“月、时个位”端[T1～T4]，4个“日、分十位”端[M1～M4]，4个“日、分个位”端[N1～N4]，2个公共电极端[COM1、COM2]。
所述的11个其它接端分别是4个BCD码输出端[Q1～Q4]，3个位控端[A1～A3]，1个选通端[ST]，1个秒输出端[S]，2个电源端[VDD、VSS]。
由于本发明的数码转换时钟控制接口电路采用了独特的放大、分离寄存、选通、编码三态驱动输出电路以及相应的控制电路，因而能够将液晶显示式石英电子表芯电路的各驱动输出端输出的交流信号顺利地转换成直流逻辑电位信号，并以三态的形式输出驱动其它电器或电路工作。由于选通电路与分离寄存电路的巧妙设计，使该接口电路适于直接与现有各种双公共电极的液晶显示式石英电子表芯电路联接使用，而无需外加元件。该接口电路可被用于将日历、时钟四位十进制数据转换成四位BCD码，并具有三态可控串行BCD码输出。其取数所需时间小于1μs。可与电子表芯电路构成程控数字钟而被用于各种测控系统。另外，该接口电路只有27个外接端，这样有利于制成标准双列28脚封装的专用集成块，实现集成化、小型化。
以下附图及实施例将对本发明的技术解决方案作进一步详述。
图1是本发明的电路原理框图。
图2是本发明总的电路原理图，也是实施例1的电路原理图。
图3 是图2中6个相同的四位D型三态寄存器[I3-1～I3-6]的电路逻辑图。
图4 是图2中3个相同的七段至BCD编码器[I4-1～I4-3]的电路逻辑图。
图5 是图2中4个相同的三态输出驱动电路[I5-1～I5-4]的电路图。
图6 是图2中三态门输出控制电路[I6]采用1个BCD-十进制译器作该控制电路[I6]的该部分实施例5的电路逻辑图。
上述图3、4、5、6分别是本发明中相应部分电路的实施例2、3、4、5的电路图。
图7是现有各种液晶显示(数字)式石英电子表液晶板上每位十进制数的字段符号，其中的“a、b、c、d、e、f、g”分别表示该字段符号中的各个相应的字段。
图8是本发明与现有台历型(A型)双公共电极的液晶显示式电子表芯电路板引线相接实例(即实施例6)的示意图。
图9是本发明与现有台闹历型(B型)双公共电极的液晶显示式电子表芯电路板引线联接实例(即实施例7)的示意图。
图10是本发明与现有挂闹历型(C型)双公共电极的液晶显示式电子表芯电路板引线联接实例(即实施例8)的示意图。
上述图8、9、10中的“a1、b1、c1、d1、e1、f1、g1、”表示“月、时十位”各字段的引线，“a2、b2、c2、……g2、”表示“月、时个位”各字段的引线，“a3、b3、c3、……g3、”表示“日、分十位”各字段的引线，“a4、b4、c4、……g4、”表示“日、分个位”各字段的引线。
图11是本发明与双公共电极液晶显示式电子表芯电路相联后，接收电子表芯电路的“月、时个位”字段信号时，该“月、时个位”单元电路实际工作实例(即实施例9)的单元电路图。
图12是本发明制成标准双列28脚封装的专用集成块芯片示意图。
图13 是图2中三态门输出控制电路[I6]采用1个8通道模拟传输器(分离器)作为三态门输出控制电路[I6]的该部分电路实施例10的电路图。
以下将结合附图给出本发明实施例以及各相应部分的具体实施例，并通过这些实施例的描述给出本发明细节。
实施例1(参见图2)本发明的数码转换时钟控制接口电路被设计为16个输入电阻[R1～R16]的16个一端分别与16个表芯电路接端[H1、H2、T1～T4、M1～M4、N1～N4、COM1、COM2]相接，这16个输入电阻[R1～R16]的16个另一端分别与16个运算放大器[I1-1～I1-16]的每个运算放大器的一个输入端相接，这16个运算放大器[I1-1～I1-16]余下的另一个输入端全部相接在一起后接至电源接端[VSS]，2个运算放大器[I1-1～I1-2]的2个输出端分别与2个异或门[I2-1～I2-2]的A输入端相接。异或门[I2-1]的B端输入端与11个异或门[I2-3～I2-5、I2-9～I2-12、I2-16～I2-19]的B输入端相接后再与同相器[F1-2]的输出端相接。异或门[I2-2]的B输入端与9个异或门[I2-6～I2-8、I2-13～I2-15、I2-20～I2-22]的B输入端相接后再与同相器[F1-1]的输出端相接。3个运算放大器[I1-3～I1-5]的3个输出端分别与3个异或门[I2-6～I2-8]的3个A输入端相接。运算放大器[I1-6]的输出端接异或门[I2-5]的A输入端。2个运算放大器[I1-4、I1-5]的2个输出端分别与2个异或门[I2-3、I2-4]的A输入端相接。同理，4个运算放大器[I1-7～I1-10]的4个输出端分别与4个异或门[I2-9、I2-12]的A输入端相接，3个运算放大器[I1-7～I1-9]的3个输出端分别与3个异或门[I2-13～I2-15]的A输入端相接。4个运算放大器[I1-11～I1-14]的4个输出端分别与4个异或门[I2-16～I2-19]的A输入端相接。3个运算放大器[I1-11～I1-13]的3个输出端分别与3个异或门[I2-20～I2-22]的A端相接。2个运算放大器[I1-15～I1-16]的2个输出端分别与反相器[F2-1]的输入端、同相器[F1-2]的输入端相接，反相器[F2-1]的输出端接同相器[F1-1]的输入端。2个异或门[I2-1、I2-2]的2个输出端分别与寄存器[I3-1]的D4端、寄存器[I3-2]的D1端相接。3个异或门[I2-3～I2-5]的3个输出端分别与寄存器[I3-1]的D3、D2、D1端相接。3个异或门[I2-6～I2-8]的3个输出端分别与寄存器[I3-2]的D4、D3、D2端相接。4个异或门[I2-9～I2-12]的4个输出端分别与寄存器[I3-3]的D4～D1的4个端相接。3个异或门[I2-13～I2-15]的3个输出端分别与寄存器[I3-4]的D4、D3、D2端相接。4个异或门[I2-16～I2-19]的4个输出端分别与寄存器[I3-5]的D4～D1的4个端相接。3个异或门[I2-20～I2-22]的3个输出端分别与寄存器[I3-6]的D4、D3、D2端相接。6个寄存器[I3-1～I3-6]的6个R端并接后接电源端VSS。3个寄存器[I3-1、I3-3、I3-5]的3个CL端并接后接反相器[F2-2]的输出端。3个寄存器[I3-2、I3-4、I3-6]的3个CL端并接后接反相器[F2-1]的输入端。寄存器[I3-1]的Q4端接与非门[F3]的B输入端，Q3端接编码器[I4-1]的f端，Q2端经模拟开关[K1a-1]后接至或门[F4-3]的A输入端，Q2端经模拟开关[K1a-2]接至或门[F4-1]的A输入端，Q1端接编码器[I4-1]的b端。寄存器[I3-2]的Q4端经模拟开关[K1d-1]接至或门[F4-1]的B输入端，Q4端经模拟开关[K1d-2]接至或门[F4-2]的A输入端，Q3端接编码器[I4-1]的e端。Q2端经模拟开关[K1g-1]接至或门[F4-2]的B输入端，Q2端经模拟开关[K1g-2]接至或门[F4-3]的A输入端，Q1端接与非门[F3]的A输入端后接至驱动器[I5-1]的B端。编码器[I4-1]a、d、g3个端分别与3个或门[F4-1、F4-2、F4-3]的3个输出端相接。8个模拟开关[K1a-1、K1d-1、K1g-1、K2a-1、K2g-1、K3a-1、K3d-1、K3g-1]的8个控制端并接后经反相器[F4-1]至选通端[ST]。8个模拟开关[K1a-2、K1d-2、K1g-2、K2a-2、K2g-2、K3a-2、K3d-2、K3g-2]的8个控制端并接后接反相器[F4-2]的输出端，至反相器[F4-1]的输出端与反相器[F4-2]的输入端相接;2个寄存器相器[I3-5、I3-6]的Q4～Q1端、编码器[I4-3]、3个或门[F4-7～F4-9]、6个模拟开关[K3a-1、K3a-2、K3d-1、K3d-2、K3g-1、K3g-2]的相互间的联接同上述2个寄存器[I3-1、I3-2]与相应的3个或门[F4-1～F4-3]、6个模拟开关[K1a-1、K1a-2、K1d-1、K1d-2、K1g-1、K1g-2]和编码器[I4-1]之间的联接一样，所不同的是寄存器[I3-5]的Q4端接或门[F4-10]的B输入端，或门[F4-10]的A输入端接寄存器[I3-3]的Q4端，或门[F4-10]的输出端接至秒输出端[S];寄存器[I3-3]的Q3端接编码器[I4-2]的f端，Q2端经模拟开关[K2a-1]后接或门[F4-6]的B输入端，Q2端经模拟开关[K2a-2]接至或门[F4-4]的A输入端，Q1端接编码器[I4-2]的b端。寄存器[I3-4]的Q4端接至或门[F4-4]的B输入端，Q3端接编码器[I4-2]的e端，Q2端经模拟开关[K2g-1]接至或门[F4-5]的B输入端，Q2端经模拟开关[K2g-2]接至或门[F4-6]的A输入端。2个或门[F4-4、F4-5]的2个A输入端相接。编码器[I4-2]的a、d、g3个端分别接3个或门[F4-4～F4-6]的3个输出端;3个驱动器[I5-2、I5-3、I5-4]的D、C、B、A端分别与3个编码器[I4-1、I4-2、I4-3]的Q4、Q3、Q2、Q1端相接。3个驱动器[I5-2、I5-3、I5-4]的3个OD端并联后接至BCD码输出端[Q4]，3个OC端并联后接至BCD码输出端[Q3]，3个OB端并联后接至BCD码输出端[Q2]，3个OA端并联后接至BCD码输出端[Q1]。驱动器[I5-1]的OB、OA端分别接驱动器[I5-2]的OB、OA端。三态门输出控制电路[I6]的1、2、3、4端分别接4个三态输出驱动电路[I5-1、I5-2、I5-3、I5-4]的4个DIS端。三态门输出控制电路[I6]的A、B、C端分别与3个位控制A1、A2、A3、相接。三态门输出控制电路[I6]的D端接电源Vss。
实施例2(参见图3)本发明中6个相同的四位D型三态寄存器[I3-1～I3-6]电路被设计为图3它主要由四个D型触发器和3个非门、8个与门、4个或门、4个门控三态门、2个输入输出控制门构成。由于电路的输入、输出接法使其处于传输状态，所以输入端的数据D1～D4，直接通过与门、或门被送到触发器的D端，CL脉冲加到触发器C端，在其脉冲前沿触发下，使D端的数据送到输出端Q，而寄存进来。亦就是说，如果触发器没有被CL脉冲再触发，Q端的逻辑电位是稳定不变的。Q端的数据经三态门输出，完成D1～D4数据传送到Q1至Q4端。R的作用是使触发器清零，当R为1时，触发器清零。
实施例3(参见图4)本发明中的3个相同的七段至BCD编码器电路[I4-1、I4-2、I4-3]被设计为图4它是根据BCD码四位数与相关字段的关系，由10个非门、5个二输入与门、1个三输入与门、1个二输入与非门、1个四输入与非门和1个二输入或非门组成的编码转换电路，其中Q1位由三个与非门、二一个与门和一个或门构成，经与a、e、f段发生逻辑关系，使Q1产生相应的逻辑电位。Q2位由三个与非门、二个与门、一个或非门构成，经与a、b、e、f段发生逻辑关系，使Q2产生相应的逻辑电位。Q3位是由四个与非门、三个与门、一个或非门构成，经与a、b、d、f、g段发生逻辑关系，使Q3产生相应的逻辑电位。Q4是由二个与非门构成，经与a、b、f、g段发生逻辑关系，使Q4产生相应的逻辑电位。据此，六个字段的逻辑电位输到编码电路后，在Q1、Q2、Q3、Q4上产生相应的逻辑电位，Q1至Q4的逻辑电位即是对应字段的十进制数的BCD码。
实施例4(参见图5)本发明中的4个相同的三态输出驱动电路[I5-1～I5-4]被设计为图5它是一种门控型大输出驱动电流三态门电路，二个MOS管构成CMOS反相器，其栅受与非门输出控制，为增大输出驱动电流，反相器与Vss之间串接一个MOS管，其栅极和与非门的一个输入端同接于控制端DIS。当DIS为1时，串接的MOS管导通，同时与非门开通，反相器导通，输入端的数据传输到输出端out。当DIS为0时，串接的MOS管不导通，同时与非门关闭、输入与输出被切断，输出呈现高阻，完成了可控三态门驱动输出。
实施例5(参见图6)本发明中的三态门输出控制电路[I6]可采用一个BCD-十进制译码器，该BCD-十进制译码器可被设计为图6它由7个二输入或非门、10个二输入与非门、8个非门、10个输出门组成，它将BCD码转换成十进制数输出。当输入端A、B、C、D输入BCD码，如0000、……、1001、码，经逻辑电路转换后在输出端0至9有相应的正逻辑电位出现，各输出端即为对应的十进制数，如输出端5是正逻辑电位，则为十进制数5，亦就是对应的BCD码为0101。
实施例6(参见图8)本发明的数码转换时钟控制接口电路[ASIC]与台历型(A型)双公共电极的液晶显示式电子表芯电路板引线相联为接口电路[ASIC]的T1(H1)、T2、T3、T4、M1、M2、M3、M4、N2、N3、N4、COM2这十二个外接端按顺序分别与电子表芯电路板[芯A]引线的2、3、4、5、6、7、8、9、10、11、12、13这十二个端相接，接口电路[ASIC]的COM1端接电子表芯电路板引线的1端。
实施例7(参见图9)本发明的数码转换时钟控制接口电路[ASIC]与台闹历型(B型)双公共电极的液晶显示式电子表芯电路板[芯B]引线相联为接口电路[ASIC]的H1、T1(H1)、T2、T3、T4、M2、M3、M4、N1、N2、N3、N4、COM1、COM2这十四个外接端按顺序分别与电子表芯电路板引线的4、5、6、7、8、10、11、12、9、13、14、15、1、16这十四个端相接。
实施例8(参见图10)本发明的数码转换时钟控制接口电路[ASIC]与挂闹历型(C型)双公共电极的液晶显示式电子表芯电路板引线相联为接口电路[ASIC]的H1、H2、T1、T2、T3、T4、M1、M2、M3、M4、N1、N2、N3、N4、COM1、COM2这十六个外接端按顺序分别与电子表芯电路板[芯C]引线的(b1c1)、(a1e1d1g1)、(a2)、(b2c2)、(g2d2)、(f2e2)、(a3)、(f3e3)、(g3d3)、(b3c3)、(a4)、(f4e4)、(g4d4)、(b4c4)、(COM1)、(COM12)这十六个端相接。
实施例9(参见图11)本发明与双公共电极液晶显示式电子表芯电路相联后，取“月、时个位”字段信号放大、分离寄存、选通、编码三态驱动输出单元电路工作为取B型电子表芯电路，将电子表芯(B型)电路的“月、时个位”组合字段b1d1(第5点)、f2e2(第6点)、a2g2(第7点)、b2c2(第8点)公共电极(第1点)、公共电极(第16点)分别按顺序接至接口电路[ASIC]的T1、T2、T3、T4、COM1、COM2端。T1至T4的信号均经I1-3至I1-6放大，I1-3至I1-6的输出为V0分别送到I2-3至I2-8的A端。COM1信号经I1-15放大，再经F2-1反相后，通过F1-1(电平转换，增加负载能力)加到I2-6至I2-8的B端。COM2信号经I1-16放大后，通过F1-2加到I2-3至I2-5的B端。由于此位b1段不参加变换，所以不被送去与公共电极异或。因此，T1组合字段b1d1经放大后，只送到I2-6的A端，与公共电极进行异或，则I1-6的S端即为字段d2的信号，并送到I3-2的D4端，在COM1放大信号的前沿脉冲触发下，把D4端的d2信号送到输出端Q4。选用B型电子表芯电路，ST＝1，则K1d-2被选通，I3-2的Q4信号通过K1d-2送到F4-1的A端，其S端送到I4-1编码器的d端。同理，T2的f2e2，经放大后的V0同时送到I2-3、I2-7的A端，分别与I2-3、I2-7的B端相异或，I2-3的S输出f2信号，被送到F3-1的D3端，在COM2放大输出V0，经F2-2反相后信号的前沿脉冲触发下，把D4端的信号送到输出端Q4，并直接送到I4-1的f端。I2-7的S端输出的e2信号，被送到I3-2的D3，在COM1放大信号的前沿脉冲触发下，把D3的信号送到输出端Q3，并直接送到I4-1的e端。T3的组合字段a2g2，经放大、分离寄存后，I3-1的Q2端的信号，通过K1a-2送到F4-1的A端，从其S端再送到I4-1的A端。I3-2的Q2端的信号，通过K1g-2，送到F4-3的A端，从其S端再送到I4-1的g端。T4的组合字段b2c2经放大(由于编码时无需C字段，故C字段不参与变换)，分离后I3-1的Q1端的信号，直接送到I4-1的b端。这样，在I4-1的输入端有a、b、d、e、f、g字段信号，经编码变换，I4-1输出端即为BCD码，并送至I5的输入端A、B、C、D，若A3、A2、A1为010，I6输出脉冲分配位2为1，I5-2的DIS端为1，则I5-2输出BCD码，即实现“月、时个位”字段的信号转换为BCD码，如I5-2的DIS端为O，则输出为高阻抗。当使用C型电子表芯电路时，K1a-1、K1d-1、K1g-1被选通，把不同的字段信号，分别送到I4-1相应的字段端上进行编码转换，在I6控制下，I5-2输出BCD码。
“日、分十位，日、分个位”转换原理同上。M1、N1接A型电子表芯电路或B型电子表芯电路时，I3-3的Q4端或I3-5的Q4端输出均为秒信号，通过F4-10至秒信号输出端[S]输出秒信号。
实施例10(参见图13)本发明控制电路中的三态门输出控制电路[I6]可采用一个8通道模拟传输器(分离器)，该传输器(分离器)被设计为图13由8个模拟开关、一个电平位移和一个有禁止控制的8选1传输器构成的。与本发明总电路根据以下进行联接当给定时序码(BCD码)时，输出端有8选1的开关量输出，故将开关输出端分别接可控三态门的控制端DIS。由于受控只有四位，所以按时序选用传输器的四个开关输出一端1、2、3、4分别接于各位DIS端，即取代BCD-十进制译码器接原输出端1、2、3、4，而传输器的时序码A、B、C分别接于原译码器的输入端的A、B、C处。传输器的开关一端(out/ln)接电源正端[VDD]，传输器的VEE、inh端均接VSS端。
权利要求
1.一种数码转换时钟控制接口电路，其特征在于该接口电路包括有放大、分离寄存、选通、编码三态驱动输出、控制以及秒信号输出电路，和与外电路联接用的27个外接端，该接口电路可对双公共电极液晶显示式电子表芯电路的时钟信号进行信号放大、字段分离、四位数同时转换成直流逻辑电位，并通过27个外接端直接与电子表芯电路及其它各类电路相联而构成各种适时测控系统，其中所述的放大电路包括由16个输入电阻[R1～R16]和16个运算放大器[I1-1～I1-16]构成的16个同相放大器，该放大电路将取自于电子表芯电路各驱动输出端输出的各种信号放大至足以推动下一级分离寄存电路中的CMOS电路转换所需的逻辑电位，所述的分离寄存电路包括由22个异或门[I2-1～I2-22]构成的分离电路，和由6个四位D型三态寄存器[I3-1～I3-6]构成的寄存电路组成的，将放大电路放大后送来的交流字段显示信号经分离寄存处理转换成相应的直流逻辑电位输出，所述的选通电路是一种可保证各种双公共电路的电子表芯电路送来的各种字段显示的交流信号都能够顺利的被转换成直流逻辑信号的，包括有16个模拟开关[K1a-1、K1a-2、K2a-1、K2a-2、K3a-1、K3a-2、K1d-1、K1d-2、K3d-1、K3d-2、K1g-1、K1g-2、K2g-1、K2g-2、K3g-1、K3g-2]和9个或门[F4-1～F4-9]的自动选通电路，所述的编码三态驱动输出电路是一种包括有3个七段至BCD编码器[F4-1～F4-3]构成的可将输入字段码转换成BCD码的编码电路，和由4个三态输出驱动电路[I5-1～I5-4]构成的可将BCD码经三态门输出用以驱动控制其它电路的驱动输出电路。所述的控制电路是一个包括由2个同相器[F1-1、F1-2]、4个反相器[F2-1、F2-2、F5-1、F5-2]和一个可由一个BCD-十进制译码器或可由一个8通道模拟传输器(分离器)构成的三态门输出控制电路[I6]组成的可控制分离寄存、选通和编码三态驱动输出这三个电路按时序和状态进行工作的控制电路，所述的秒信号输出电路包括有一个或门[F4-10]构成，所述的27个外接端包括有16个表芯电路接端和11个其它接端，其中16个表芯电路接端分别是2个“月、时十位”端[H1、H2]、4个“月、时个位”端[T1～T4]、4个“日、分十位”端[M1～M4]、4个“日、分个位”端[N1～N4]和2个公共电极端[COM1、COM2]，11个其它接端分别是4个BCD码输出端[Q1～Q4]、3个位控端[A1、A2、A3]、1个选通端[ST]、1个秒输出端[S]和2个电源端[VDD、VSS]。
2.根据权利要求1的数码转换时钟控制接口电路，其特征在于该接口电路被设计为16个输入电阻[R1～R16]的16个一端分别与16个表芯电路接端[H1、H2、T1～T4、M1～M4、N1～N4、COM1、COM2]相接，这16个输入电阻[R1～R16]的16个另一端分别与16个运算放大器[I1-1～I1-16]的每个运算放大器的一个输入端(+)相接，这16个运算放大器[I1-1～I1-16]余下的另一个输入端(-)全部相接在一起后接至电源接端[VSS]，2个运算放大器[I1-1、I1-2]的2个输出端分别与2个异或门[I2-1、I2-2]的A输入端相接，异或门[I2-1]的B输入端与11个异或门[I2-3～I2-5、I2-9～I2-12、I2-16～I2-19]的B输入端相接后再与同相器[F1-2]的输出端相接，异或门[I2-2]的B输入端与9个异或门[I2-6～I2-8、I2-13～I2-15、I2-20～I2-22]的B端输入端相接后再与同相器[F1-1]的输出端相接;3个运算放大器[I1-3～I1-5]的3个输出端分别与3个异或门[I2-6～I2-8]的3个A输入端相接;运算放大器[I1-6]的输出端接异或门[I2-5]的A输入端;2个运算放大器[I1-4、I1-5]的2个输出端分别与2个异或门[I2-3、I2-4]的A输入端相接;同理，4个运算放大器[I1-7～I1-10]的4个输出端分别与4个异或门[I2-9～I2-12]的A输入端相接，3个运算放大器[I1-7～I1-9]的3个输出端分别与3个异或门[I2-13～I2-15]的A输入端相接;4个运算放大器[I1-11～I1-14]的4个输出端分别与4个异或门[I2-16～I2-19]的A输入端相接;3个运算放大器[I1-11～I1-13]的3个输出端分别与3个异或门[I2-20～I2-22]的A输入端相接;2个运算放大器[I1-15、I1-16]的2个输出端与反相器[F2-1]的输入端，同相器[F1-1]的输入端相接，反相器[F2-1]的输出端接同相器[F1-2]的输入端;2个异或门[I2-1、I2-2]的2个输出端分别与寄存器[I3-1]的D4端、寄存器[I3-2]D1端相接;3个异或门[I2-3～I2-5]的3个输出端分别与寄存器[I3-1]的D3、D2、D1端相接;3个异或门[I2-6～I2-8]的3个输出端分别与寄存器[I3-2]的D4、D3、D2端相接;4个异或门[I2-9～I2-12]的4个输出端分别与寄存器[I3-3]的D4～D14个端相接;3个异或门[I2-13～I2-15]的3个输出端分别与寄存器[I3-4]的D4、D3、D2端相接;4个异或门2-12 ]的4个输出端分别与寄存器[I 3-3 ]的D 4 ～D 14 个端相接;3个异或门[I 2-13 ～I 2-15 ]的3个输出端分别与寄存器[I 3-4 ]的D 4 、D 3 、D 2 端相接;4个异或门[I2-16～I2-19]的4个输出端分别与寄存器]I3-5]的D4～D14个端相接;3个异或门[I2-20～I2-22]的3个输出端分别与寄存器[I3-6]的D4、D3、D2端相接;6个寄存器[I3-1～I3-6]的6个R端并接后接电源端VSS;3个寄存器[I3-1、I3-3、I3-5]的3个CL端并接后接反相器[F2-2]的输出端;3个寄存器[I3-2、I3-4、I3-6]的3个CL端并接后接反相器[F2-1]的输入端;寄存器[I3-1]的Q4端接与非门[F3]的B输入端，Q3端相接编码器[I4-1]的f端，Q2端经模拟开关[K1a-1]后接至或门[F4-3]的B输入端，Q2端经模拟开关[K1a-2]接至或门[F4-1]的A输入端，Q1端接编码器[I4-1]的b端;寄存器[I3-2]的Q4端经模拟开关[K1d-1]接至或门[F4-1]的B输入端，Q4端经模拟开关[K1d-2]接至或门[F4-2]的A输入端，Q3端接编码器[I4-1]的e端，Q2端经模拟开关[K1g-1]接至或门[F4-2]的B输入端，Q2端经模拟开关[K1g-2]接至或门[F4-3]的A输入端，Q1端接与非门[F3]的A输入端后接至驱动器[I5-1]的B端;编码器[F4-1]a、d、g3个端分别与3个或门[F4-1、F4-2、F4-3]的3个输出端相接;选通端[ST]经反相器[F5-1]后与8个模拟开关[K1a-1、K1d-1、K1g-1、K2a-1、K2g-1、K3a-1、K3d-1、K3g-1]的8个控制端并接后接反相器[F5-1]的输出端，其输入端至选通端[ST];8个模拟开关[K1a-2、K1d-2、K1g-2、K2a-2、K2g-2、K3a-2、K3d-2、K3g-2]的8个控制端并接后接反相器[F5-2]的输出端，反相器[F5-1]的输出端与反相器[F5-2]的输入端相接;2个寄存器[I3-5、I3-6]的Q4～Q1端，编码器[I4-3]、3个或门[F4-7～F4-9]、6个模拟开关[K3a-1、K3a-2、K3d-1、K3d-2、K3g-1、K3g-2]的相互间的联接同上述2个寄存器[I3-1、I3-2]与相应的3个或门[F4-1～F4-3]、6个模拟开关[K1a-1、K1a-2、K1d-1、K1d-2、K1g-1、K1g-2]和编码器[I4-1]之间的联接一样，所不同的是寄存器[I3-5]的Q4端接或门[F4-10]的B输入端，或门[F4-10]的A端接寄存器[I3-3]的Q4端，或门[F4-10]的输出端接至秒输出端[S];寄存器[I3-3]的Q3端接编码器[F4-2]的f端，Q2端经模拟开关[K2a-1]后接或门[F4-6]的B输入端，Q2端经模拟开关[K2a-2]接至或门[F4-4]的A输入端，Q1端接编码器[F4-2]的b端;寄存器[I3-4]的Q4端接至或门[F4-4]的B输入端，Q3端接编码器[I4-2]的e端，Q2端经模拟开关[K2g-1]接至或门[F4-5]的B输入端;Q2端经模拟开关[K2g-2]接至或门[F4-6]的A输入端;2个或门[F4-4、F4-5]的2个A输入端相接;编码器[I4-2]的a、d、g3个端分别接3个或门[F4-4～F4-6]的3个输出端;3个驱动器[I5-2、I5-3、I5-4]的D、C、B、A端分别与3个编码器[I4-1、I4-2、I4-3、]的Q4、Q3、Q2、Q1端相接;3个驱动器[I5-2、I5-3、I5-4]的3个OD端并联后接至BCD码输出端[Q4]，3个OC端并联后接至BCD码输出端[Q3]，3个OB端并联后接至BCD码输出端[Q2]，3个OA端并联后接至BCD码输出端[Q1]，驱动器[I5-1]的OB、OA端分别接驱动器[I5-2]的OB、OA端;三态门输出控制电路[I6]的1、2、3、4端分别接4个三态输出驱动电路[I5-1、I5-2、I5-3、I5-4]的4个DIS端;三态门输出控制电路[I6]的A、B、C端分别与3个位控端A1、A2、A3相接;三态门输出控制电路[I6]的D端接电源Vss端。
3.根据权利要求1和权利要求2的数码转换时钟控制接口电路，其特征在于其中的6个相同的四位D型三态寄存器[I3-1～I3-6]电路是由4个D型触发器和3个非门、8个与门、4个门控三态门、2个输入输出控制门构成。
4.根据权利要求1和权利要求2的数码转换时钟控制接口电路，其特征在于其中的3个相同的七段至BCD编码器电路[I4-1～I4-3]是由10个非门、5个二输入与门、1个三输入与门、1个二输入与非门、1个四输入与非门和1个二输入或非门组成的编码转换电路。
5.根据权利要求1和权利要求2的数码转换时钟控制接口电路，其特征在于其中的4个相同的三态输出驱动电路[I5-1～I5-4]是一种门控型大输出驱动电流三态门电路。
6.根据权利要求1和权利要求2的数码转换时钟控制接口电路，其特征在于其中的三态门输出控制电路[I6]可采用一个BCD-十进制译码器，该译码器包括有7个二输入或非门、10个二输入与非门、8个非门、10个输出门组成。
7.根据权利要求1和权利要求2的数码转换时钟控制接口电路，其特征在于其中的三态门输出控制电路[I6]可采用一个8通道模拟传输器(分离器)，该传输器包括有8个模拟开关、1个电移和1个有禁止控制8选1译码器。
8.根据权利要求1和权利要求2的数码转换时钟控制接口电路，其特征在于该接口电路[ASIC]与台历型(A型)双公共电极液晶显示式电子表芯电路板引线相联接为该接口电路[ASIC]的T1(H1)、T2、T3、T4、M1、M2、M3、M4、N2、N3、N4、COM1、COM2这十三个外接端按顺序分别与电子表芯电路板[芯A]引线有2、3、4、5、6、7、8、9、10、11、12、1、13这十三个端相接。
9.根据权利要求1和权利要求2的数码转换时钟控制接口电路，其特征在于该接口电路[ASIC]与台闹历型(B型)双公共电极液晶显示式电子表芯电路板引线相联接为该接口电路[ASIC]的H2、T1(H1)、T2、T3、T4、M2、M3、M4、N1、N2、N3、N4、COM1、COM2这十四个外接端按顺序分别与电子表芯电路板[芯B]引线的4、5、6、7、8、10、11、12、13、14、15、1、16这十四个端相接。
10.根据权利要求1和权利要求2的数码转换时钟控制接口电路，其特征在于该接口电路[ASIC]与挂闹历型(C型)双公共电极液晶显示式电子表芯电路板引线相联接为该接口电路[ASIC]的H1、H2、T1、T2、T3、T4、M1、M2、M3、M4、N1、N2、N3、N4、COM1、COM2这十六个外接端按顺序分别与电子表芯电路板[芯B]引线的(b1c1)、(a1e1d1g1)、(a2)、(b2c2)、(g2d2)、(f2e2)、(a3)、(f3e3)、(g3d3)、(b3c3)、(a4)、(f4e4)、(g4d4)、(b4c4)、(COM1)、(COM2)这十六个端相接。
全文摘要
本发明是关于数码转换时钟控制接口电路。它包括由放大、分离寄存、选通、编码三态驱动输出、控制、秒信号输出等电路以及27个外接端组成。该接口电路可直接与各种双公共电极液晶显示式电子表芯电路及其各类电路相联，将时钟信号放大、字段分离、四位数同时转换成直流逻辑电位，并具有三态可控串行BCD码输出，从而构成各种实时测控系统。该接口电路可制成标准双列28脚封装的专用集成块，达到集成化、小型化。
文档编号G06F1/04GK1073020SQ9111134
公开日1993年6月9日 申请日期1991年12月4日 优先权日1991年12月4日
发明者赵子甫 申请人:福建师范大学