送的反馈信息，存入写反馈模块307中；
[0039]写反馈模块307，存储反馈状态数值。
[0040]图4是从异步传输接口的读操作逻辑结构框图，该系统包括以下模块:
[0041]外部异步总线读操作逻辑401，根据外部总线定义，接收总线主机发送的读地址和读控制数据；根据接收的读数据和读反馈状态，将信息反馈给外部总线主机；
[0042]异步转换逻辑402，因为多FPGA联合调试中，各FPGA内部的系统工作时钟不同，采用此模块避免采样时，数据信号的出错以及避免芯片系统中的亚稳态的产生；
[0043]数据提取逻辑403，根据接收的读操作信号以及数据类型，舍弃无效数据，提取有效数据；根据有效数据的类型，将读地址与读控制数据存入404模块；提取读数据模块406中数据，交付给外部异步总线读操作逻辑401 ;
[0044]读地址与读控制存储模块404，此模块用于存储外部主机发送的读地址和读控制信号;
[0045]内部总线读操作逻辑405，此模块根据接收的读地址和读控制，转换为读控制内部总线操作；同时接收内部总线从机发返回的数据，存入读数据模块406中。
[0046]图5是主异步传输接口写操作步骤流程图，内部主机通过内部总线向作为内部总线从机的本传输接口提交写操作请求，输出写地址和控制数据到作为内部总线从机的主异步传输接口 ；步骤501作为从机的FPGA主异步传输接口接受内部主机总线写控制信号；步骤502根据总线定义以及数据的分类进行提取操作，将写地址与控制信息分别存储于寄存器中；步骤503写地址与控制信号提取完毕后，转换为外部异步总线写操作输出至外部总线从机的FPGA，并接收反馈信息；步骤504将外部异步总线反馈数据通过异步转换，存储反馈数据；步骤505内部总线主机接收到反馈后接着发出写数据操作；步骤506根据总线定义以及数据的分类进行提取操作，将写数据存储于寄存器中；步骤507写数据提取完毕后，转换为外部异步总线写操作输出至外部总线从机的FPGA，并接收反馈信息；步骤508将外部异步总线经过异步转换为内部总线写数据反馈操作，反馈给内部总线主机，至此完成写操作。
[0047]图6是主异步传输接口读操作步骤流程图，内部主机通过内部总线向作为内部总线从机的主异步传输接口提交读操作请求，输出读地址到作为内部总线从机的主异步传输接口 ；步骤601作为内部总线从机的主异步传输接口接受内部主机总线读控制信号；步骤602根据总线定义以及数据的分类进行提取操作，将读地址与控制信息分别存储于寄存器中；步骤603读地址与控制信号提取完毕后，转换为外部异步总线读操作输出至外部总线从机的FPGA，并准备接收读数据和反馈状态；步骤604接收外部异步总线读数据和反馈状态，通过异步转换为内部总线读反馈操作，反馈给内部总线主机，至此完成读操作。
[0048]图7是从异步传输接口写操作步骤流程图，外部总线主机的FPGA需要进行写操作时，输出写地址和控制数据到作为外部总线从机的FPGA ;步骤701作为从机的FPGA运用其从异步传输接口接收到外部总线输出的写控制信号；步骤702通过异步转换后，根据总线定义以及数据的分类进行提取操作，将写地址与控制信息分别存储于寄存器中；步骤703写地址与控制信号提取完毕后，转换为内部总线写操作，并接收反馈信息；步骤704将内部总线反馈转换为外部异步总线写控制反馈操作；步骤705外部异步总线主机FPGA接收到反馈后，接着发出发出写数据操作；步骤706从机FPGA中的从异步传输接口根据总线定义以及数据的分类进行提取操作，将写数据存储于寄存器中；步骤707写数据提取完毕后，转换为内部总线写操作，并接收反馈信息；步骤708将内部总线反馈转换为外部异步总线写数据反馈操作，输出至外部总线主机FPGA。
[0049]图8是从异步传输接口读操作步骤流程图，外部总线主机的FPGA需要进行读操作时，输出读地址到作为总线主机从机的FPGA ;步骤801运用其从异步传输接口根据外部总线读信号；步骤802经过异步转换后，根据总线定义以及数据的分类进行提取操作，将读地址与控制信息分别存储于寄存器中；步骤803读地址与控制信号提取完毕后，转换为内部总线读操作，并准备接收读数据和反馈状态；步骤804接收内部总线读数据和反馈状态为外部异步总线读反馈操作，输出至外部总线主机FPGA。
[0050]图9是芯片多FPGA验证系统结构框图，根据待验证芯片的逻辑功能模块划分设置一定数量的FPGA，分别编号FPGAO到FPGAn，FPGA分别实现待验证芯片的一个或多个逻辑功能模块，所述FPGA上都设有调试主接口和调试从接口，根据逻辑功能模块之间逻辑的主从关系，作为主机的FPGA通过调试主接口模块与作为从机的FPGA的调试主接口模块相连接。多FPGA之间可以进行正常的读写操，可以完整地实现待验证芯片系统完整功能，且无需软件程序进行任何修改。本发明替换方便，简化了系统设计，降低了芯片FPGA系统成本。
[0051]实施例而已，当然不能以此来限定本之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于本发明所涵盖的范围。
【主权项】
1.一种芯片多FPGA验证方法，其特征在于:将待验证的芯片根据功能进行模块划分为多个逻辑功能模块；将待验证的芯片按照逻辑功能模块划分后分别烧录到各个独立的FPGA中，采用外部异步总线与芯片内部总线结合将所有的FPGA相连接，实现逻辑功能模块间的通讯，在FPGA上增加内部数据总线转换外部异步传输的操作。
2.根据权利要求1所述的芯片多FPGA验证方法，其特征在于所述的内部总线转换为外部异步传输的操作具体为根据逻辑功能模块之间的主从关系，将内部总线转换为主异步传输操作和从异步传输操作。
3.根据权利要求2所述的芯片多FPGA验证方法，其特征在于所述的主异步传输操作包括主异步传输接口写操作和主异步传输接口读操作；从异步传输操作包括从异步传输接口写操作和从异步传输接口读操作。
4.根据权利要求3所述的芯片多FPGA验证方法，其特征在于所述主异步传输接口写操作的操作步骤为:内部主机通过内部总线向作为内部总线从机的本传输接口提交写操作请求，输出写地址和控制数据到作为内部总线从机的主异步传输接口 ；作为从机的主异步传输接口接受内部主机总线写控制信号；根据总线定义以及数据的分类进行提取操作，将写地址与控制信息分别存储于寄存器中；写地址与控制信号提取完毕后，转换为外部异步总线写操作输出至外部总线从机的FPGA，并接收反馈信息；将外部异步总线反馈数据通过异步转换，存储反馈数据；内部总线主机接收到反馈后接着发出写数据操作；根据总线定义以及数据的分类进行提取操作，将写数据存储于寄存器中；写数据提取完毕后，转换为外部异步总线写操作输出至外部总线从机的FPGA，并接收反馈信息；将外部异步总线经过异步转换为内部总线写数据反馈操作，反馈给内部总线主机，至此完成写操作； 主异步传输接口读操作的操作步骤为:内部主机通过内部总线向作为内部总线从机的主异步传输接口提交读操作请求，输出读地址到作为内部总线从机的主异步传输接口 ；作为内部总线从机的主异步传输接口接受内部主机总线读控制信号；根据总线定义以及数据的分类进行提取操作，将读地址与控制信息分别存储于寄存器中；读地址与控制信号提取完毕后，转换为外部异步总线读操作输出至外部总线从机的FPGA，并准备接收读数据和反馈状态；接收外部异步总线读数据和反馈状态，通过异步转换为内部总线读反馈操作，反馈给内部总线主机，至此完成读操作。
5.根据权利要求3所述的芯片多FPGA验证方法，其特征在于所述从异步传输接