口写操作的操作步骤为:外部总线主机的FPGA需要进行写操作时，输出写地址和控制数据到作为外部总线从机的FPGA ;作为从机的FPGA运用其从异步传输接口接收到外部总线输出的写控制信号；通过异步转换后，根据总线定义以及数据的分类进行提取操作，将写地址与控制信息分别存储于寄存器中；写地址与控制信号提取完毕后，转换为内部总线写操作，并接收反馈信息；将内部总线反馈转换为外部异步总线写控制反馈操作；外部异步总线主机FPGA接收到反馈后，接着发出发出写数据操作；从机FPGA中的从异步传输接口根据总线定义以及数据的分类进行提取操作，将写数据存储于寄存器中；写数据提取完毕后，转换为内部总线写操作，并接收反馈信息；将内部总线反馈转换为外部异步总线写数据反馈操作，输出至外部总线主机FPGA ； 从异步传输接口读操作的操作步骤为:外部总线主机的FPGA需要进行读操作时，输出读地址到作为外部总线从机的FPGA ;作为从机的FPGA运用其从异步传输接口根据外部总线读信号；经过异步转换后，根据总线定义以及数据的分类进行提取操作，将读地址与控制信息分别存储于寄存器中；读地址与控制信号提取完毕后，转换为内部总线读操作，并准备接收读数据和反馈状态；接收内部总线读数据和反馈状态为外部异步总线读反馈操作，输出至外部总线主机FPGA。
6.一种实现芯片多FPGA验证的系统，其特征在于包括多个FPGA，所述FPGA分别实现待验证芯片的一个或多个逻辑功能模块，所述FPGA上都设有调试主接口和调试从接口，根据逻辑功能模块之间逻辑的主从关系，作为主机的FPGA通过调试主接口模块与作为从机的FPGA的调试主接口模块相连接。
7.根据权利要求6所述的实现芯片多FPGA验证的系统，其特征在于所述调试主接口实现将内部总线转换为主异步传输操作，包括主异步传输接口写操作模块和主异步传输接口读操作模块；调试从接口实现将外部总线转换为从异步传输操作，包括从异步传输接口写操作模块和从异步传输接口读操作模块。
8.根据权利要求7所述的实现芯片多FPGA验证的系统，其特征在于所述主异步传输接口写操作模块和主异步传输接口读操作模块。 所述主异步传输接口写操作模块包括:内部总线写操作逻辑模块，数据提取逻辑模块，写地址与写控制存储模块，写数据存储模块，外部异步总线写操作逻辑模块，异步转换逻辑模块，写反馈模块； 内部总线写操作逻辑模块，实现根据内部总线协议，接收总线主机发送的数据；根据接收的反馈写状态，将信息反馈给内部总线主机； 数据提取逻辑模块，根据接收的写操作信号以及数据类型，舍弃无效数据，提取有效数据；根据有效数据的类型，将写地址与写控制数据存入写地址与写控制存储模块，将接收的写数据存入写数据存储模块；提取写反馈模块中数据，交付给内部总线操作逻辑模块；写地址与写控制存储模块，用于存储内部主机发送的写地址和写控制信号； 写数据存储模块，此模块用于存储内部主机发送的数据； 外部异步总线写操作逻辑模块，实现根据接收的写地址和写控制，转换为写控制外部异步总线操作；根据写数据存储模块，转换为写数据外部异步总线操作；同时接收外部总线从机发送的反馈信息，经过异步采样以及转换操作，存入写反馈模块中； 异步转换逻辑模块，实现因为多FPGA联合调试中，各FPGA内部的系统工作时钟不同，采用此模块避免采样时，数据信号的出错以及避免芯片系统中的亚稳态的产生； 写反馈模块，存储反馈状态数值； 所述主异步传输接口读操作模块包括:内部总线读操作逻辑模块，数据提取逻辑模块，读地址与读控制存储模块、外部异步总线读操作逻辑模块和读数据模块； 内部总线读操作逻辑模块，实现根据内部总线协议，接收总线主机发送的读地址和读控制数据；根据接收的读数据和读反馈状态，将信息反馈给内部总线主机； 数据提取逻辑模块，实现根据接收的读操作信号以及数据类型，舍弃无效数据，提取有效数据；根据有效数据的类型，将读地址与读控制数据存入读地址与读控制存储模块；提取读数据模块中数据，交付给内部总线读操作逻辑模块； 读地址与读控制存储模块，实现存储内部主机发送的读地址和读控制信号； 外部异步总线读操作逻辑模块，实现根据接收的读地址和读控制，转换为读控制外部异步总线操作；同时接收外部总线从机发返回的数据，经过异步采样以及转换操作，存入读数据模块中。
9.根据权利7所述的实现芯片多FPGA验证的系统，其特征在于所述从异步传输接口写操作模块和从异步传输接口读操作模块。 所述从异步传输接口写操作模块包括:外部异步总线写操作逻辑模块，异步转换逻辑模块，数据提取逻辑模块，写地址与写控制存储模块，写数据存储模块，内部总线写操作逻辑模块和写反馈模块； 外部异步总线写操作逻辑模块，实现根据外部异步总线定义，接收总线主机发送的数据；根据接收的反馈写状态，将信息反馈给外部总线主机；异步转换逻辑模块，因为多FPGA联合调试中，各FPGA内部的系统工作时钟不同，采用此模块避免采样时，数据信号的出错以及避免芯片系统中的亚稳态的产生； 数据提取逻辑模块，根据接收的写操作信号以及数据类型，舍弃无效数据，提取有效数据；根据有效数据的类型，将写地址与写控制数据存入写地址与写控制存储模块，将接收的写数据存入写数据存储模块；提取写反馈模块中数据，交付给外部异步总线操作逻辑模块； 写地址与写控制存储模块，用于存储外部主机发送的写地址和写控制信号； 写数据存储模块，用于存储外部主机发送的数据； 内部总线写操作逻辑模块，用于实现根据接收的写地址和写控制，转换为写控制内部总线操作；根据写数据存储模块，转换为写数据内部总线操作；同时接收内部总线从机发送的反馈信息，存入写反馈模块中； 写反馈模块，实现存储反馈状态数值； 所述从异步传输接口读操作模块包括:外部异步总线读操作逻辑模块，异步转换逻辑模块，数据提取逻辑模块，读地址与读控制存储模块和内部总线读操作逻辑模块； 外部异步总线读操作逻辑模块，实现根据外部总线定义，接收总线主机发送的读地址和读控制数据；根据接收的读数据和读反馈状态，将信息反馈给外部总线主机； 异步转换逻辑模块，实现因为多FPGA联合调试中，各FPGA内部的系统工作时钟不同，采用此模块避免采样时，数据信号的出错以及避免芯片系统中的亚稳态的产生； 数据提取逻辑模块，实现根据接收的读操作信号以及数据类型，舍弃无效数据，提取有效数据；根据有效数据的类型，将读地址与读控制数据存入读地址与读控制存储模块；提取读数据模块中数据，交付给外部异步总线读操作逻辑模块； 读地址与读控制存储模块，实现存储外部主机发送的读地址和读控制信号； 内部总线读操作逻辑模块，实现根据接收的读地址和读控制，转换为读控制内部总线操作；同时接收内部总线从机发返回的数据，存入读数据模块中。
【专利摘要】本发明公开了一种芯片多FPGA验证方法，其特征在于：将待验证的芯片根据功能进行模块划分为多个逻辑功能模块；将待验证的芯片按照逻辑功能模块划分后分别烧录到各个独立的FPGA中，采用外部异步总线与芯片内部总线结合将所有的FPGA相连接，实现逻辑功能模块间的通讯，在FPGA上增加内部数据总线转换外部异步传输的操作。同时还公开了实现该方法的系统。实现了虽然待验证芯片功能的不断发展，性能的提高，但不需要再升级FPGA的容量，在多FPGA上完整地实现芯片系统功能，且软件程序也无需进行任何修改，这样就极大地降低了FPGA测试成本。
【IPC分类】G06F11-26
【公开号】CN104572384
【申请号】CN201410826816
【发明人】彭杨群
【申请人】记忆科技(深圳)有限公司
【公开日】2015年4月29日
【申请日】2014年12月25日