片上系统及控制方法
【技术领域】
[0001]本发明属于芯片设计技术，具体地，涉及片上系统及控制方法。
【背景技术】
[0002]在现有的片上系统(SOC，System on Chip)设计方法中，通常将各种数字逻辑设计资源(IP，Intellectual Property)以及各种模拟单元IP都集成在单一芯片上，以最大限度的提高集成度。
[0003]数字逻辑IP可以包括中央处理器(CPU)、数字信号处理器(DSP)、计数器(HMER)、看门狗(WATCHDOG)等各种事物处理单元，图形、视频、音频、加解密等各种计算单元，SDMMC、通用异步收发传输器(UART)、串行外设接口(SPI)等各种数字接口，通用串行总线(USB)、PCIe、SATA、HDMI等各种高速串行接口的协议层以及连接各个设备的片上总线，但并不限于此。模拟单元IP可以包括模数转换器(ADC)、数模转换器(DAC)，系统、音视频锁相环(PLL)以及各种高速串行接口的物理层(PHY)，但并不限于此。
[0004]虽然将上述模块都集成在单一芯片上能提高集成度，但是问题随之而来。例如，在工艺节点升级过程中增加成本和潜在风险以及芯片升级再流片延误产品上市时间。为了降低设计成本、缩短产品上市时间、降低流片风险，已公开了一种改进的片上系统设计方法，其中将传统的大规模单芯片SOC划分为两部分。
[0005]图1示出根据现有技术的片上系统及其外部存储器的示意性框图。SOC的第一部分是不依赖于或少依赖于具体工艺节点的数字部分，即图1中所示S0C-A，第二部分强烈依赖于具体工艺节点的模拟部分，即图1所示SOC-B。SOC-A包括第一主功能模块110和第一互连接口控制器120，SOC-B包括第二主功能模块210、第二互连接口控制器220和存储器控制器280。
[0006]SOC-A和SOC-B之间使用SERDES技术连接。相应地，第一互连接口控制器120和第二互连接口控制器220分别提供SERDES接口。SOC-A可以通过申请、仲裁后获得内存总线控制权后经过SOC-B的转发继而访问存储器300。SOC-B可以通过申请、仲裁后获得内存总线控制权自主访问存储器300。
[0007]然而，SOC-A和SOC-B之间使用SERDES连接在技术难度和成本上都比较高。此外，将SOC划分成数字部分SOC-A和模拟部分S0C-B，不能满足面向用户的设计需求，因而存在着一定的局限性，不能更进一步降低开发和升级成本。
【发明内容】
[0008]本发明的目的在于提供一种可以采用内存接口实现不同部分之间的互连的片上系统及控制方法，以降低开发成本和提供设计自由度。
[0009]根据本发明的一方面，提供一种片上系统，包括第一部分电路和第二部分电路，其中，第一电路部分包括第一主功能模块和第一互连接口控制器，第二电路部分包括第二主功能模块和第二互连接口控制器，第一互连接口控制器和第二互连接口控制器分别提供用于互连的内存接口，使得第一电路部分和第二部分经由第一内存总线连接在一起。
[0010]优选地，第一电路部分是包括由数字电路和/或模拟电路组成的通用部分，以及第二电路部分是包括由数字电路和/或模拟电路组成的专用部分。
[0011]优选地，第一主功能模块包括处理器、用于支持处理器调试和工作的基本设备、以及用于提供时钟信号的锁相环。
[0012]优选地，第一主功能模块还包括核心设备，所述核心设备是相关的多个不同产品系列中的共性设备。
[0013]优选地，第二主功能模块包括用于提供主要功能的专用设备、用于提供控制逻辑的控制模块、以及用于提供时钟信号的锁相环。
[0014]优选地，第二主功能模块还包括用于为第二电路部分提供I/O支持的I/O模块。
[0015]优选地，第二互连接口控制器还提供用于连接外部存储器的内存接口，使得第一电路部分和第二电路部分经由第二内存总线访问外部存储器。
[0016]优选地，所述内存总线为SDRAM总线。
[0017]优选地，第一互连接口控制器为标准的存储器控制器，以及第二互连接口控制器为提供内存总线路由功能的设备扩展装置。
[0018]优选地，所述设备扩展装置包括第一内存接口、第二内存接口和内部扩展接口，第一内存接口用于与第一互连接口控制器相连接，第二内存接口用于与外部存储器相连接，内部扩展接口用于与第二主功能模块相连接。
[0019]优选地，所述设备扩展装置根据内存总线信号产生选择信号，使得第一内存接口、第二内存接口和内部扩展接口中的任意两个相连，从而提供内存总线的路由功能，所述内存总线信号包括数据信号以及地址和控制信号。
[0020]优选地，所述第一互连接口控制器在标准的存储器控制器的基础上包括附加的级联仲裁模块，以及第二互连接口控制器在标准的存储器控制器的基础上包括附加的总线申请与命令监测模块和旁路通道。
[0021]优选地，所述第一互连接口控制器的级联仲裁模块和第二互连接口控制器的总线申请与命令监测模块之间经由仲裁控制线相连接，使得第二电路部分经由仲裁控制线向第一电路部分提出内存使用请求，并且经由仲裁控制线从第一电路部分获得内存使用授权。
[0022]优选地，当第一电路部分获得内存总线使用权时，第二互连接口控制器的旁路通道将内存总线时序旁路至第二互连接口控制器的时序发生器。
[0023]优选地，第一电路部分和第二电路部分位于相同半导体管芯的不同区域和/或层，或者封装成一个半导体芯片的不同半导体管芯，或者是不同的半导体芯片。
[0024]根据本发明的另一方面，提供一种片上系统控制方法，所述片上系统包括第一电路部分和第二电路部分，第一电路部分包括第一主功能模块和第一互连接口控制器，第二电路部分包括第二主功能模块和第二互连接口控制器，所述方法包括:第一电路部分经由内存总线向第二电路部分传输内存总线信号；第二电路部分的第二互连接口控制器接收所述内存总线信号，并根据所述内存总线信号产生选择信号；所述第二电路部分的第二互连接口控制器根据所述选择信号提供第一电路部分、第二电路部分的主功能模块和外部存储器之间的访问路径，所述内存总线信号包括数据信号以及地址和控制信号。
[0025]优选地，第一互连接口控制器为标准的存储器控制器，以及第二互连接口控制器为提供内存总线路由功能的设备扩展装置。
[0026]优选地，所述第二互连接口控制器根据所述内存总线信号产生选择信号包括:译码器根据地址和控制信号中的片选信号和/或地址信号产生选择信号。
[0027]优选地，所述片上系统控制方法提供以下访问路径中的至少之一:第一电路部分直接访问第二电路部分的第二互连接口控制器，第二电路部分的第二主功能模块直接访问第二电路部分的第二互连接口控制器，第一电路部分经由第二电路部分的第二互连接口控制器访问外部存储器，第二电路部分的第二主功能模块经由第二电路部分的第二互连接口控制器访问外部存储器，以及第一电路部分经由第二电路部分的第二互连接口控制器访问第二电路部分的第二主功能模块。
[0028]优选地，所述第二电路部分的第二互连接口控制器包括:第一端口，用于经由内存总线与外部的第一电路部分相连；第二端口，用于经由内存总线与外部的外部存储器相连；第三端口，用于经由用户自定义总线与第二电路部分的第二主功能模块相连；第一数据缓冲器，用于缓存经由第一端口传送的数据信号；第二数据缓冲器，用于缓存经由第二端口传送的数据信号；第三数据缓冲器，用于缓存经由第三端口传送的数据信号；译码器，用于根据经由第一端口传送的地址和控制信号，产生所述选择信号；数据复用模块，用于根据选择信号，将第一至第三数据缓冲器中的至少两个数据缓冲器相连；以及旁路开关阵列，所述旁路开关阵列根据选择信号，选择性地将地址和控制信号从第一端口传送至第二端口。
[0029]优选地，所述第一电路部分经由第二电路部分的第二互连接口控制器访问外部存储器包括:在读操作中，第一电路部分发出地址和控制信号给译码器和旁路开关阵列，译码器对地址和控制信号进行译码，解析出第一电路部分发出的指令为第一电路部分对外部存储器的读操作，旁路开关阵列打开，地址和控制信号经旁路开关阵列传递到外部存储器；夕卜部存储器根据接收到的地址和控制信号后，外部存储器的相应数据信号依次提供给第二数据缓冲器、数据复用模块选择、第一数据缓冲器，第一电路部分读取第一数据缓冲器缓存的数据；在写操作中，第一电路部分发出地址和控制信号给译码器和旁路开关阵列，译码器对地址和控制信号进行译码，解析出第一电路部分发出的指令为第一电路部分对外部存储器的写操作，旁路开关阵列打开，地址和控制信号经旁路开关阵列传递到外部存储器；第一电路部分发出数据信号，数据信号依次经过第一数据缓冲器、数据复用模块、第二数据缓冲器，外部存储器根据接收到的地址和控制信号将第二数据缓冲器的数据写入到外部存储器相应地址。
[0030]优选地，所述第一电路部分经由第二电路部分的第二互连接口控制器访问第二电路部分的的第二主功能模块包括:在读操作中，第一电路部分发出地址和控制信号给译码器和旁路开关阵列，译码器对地址和控制信号进行译码，解析出第一电路部分发出的指令为第一电路部分对第二电路部分的第二主功能模块的读操作，旁路开关阵列关闭，地址和控制信号经译码器译码后由用户总线控制器发出地址和控制信号给第二电路部分的第二主功能模块；第二电路部分的第二主功能模块根据接用户总线控制器发出的地址和控制信号，第二电路部分的第二主功能模块的相应数据信号依次提供给第三数据缓冲器、数据复用模块选择、第一数据缓冲器，第一电路部分读取第一数据缓冲器缓存的数据；在写操作中，第一电路部分发出地址和控制信号给译码器和旁路开关阵列，译码器对地址和控制信号进行译码，解析出第一电路部分发出的指令为第一电路部分对第二电路部分的第二主功能模块的写操作，旁路开关阵列关闭，地址和控制信号经译码器译码后由用户总线控制器发出地址和控制信号给第二