微控制器装置及其动作控制方法
【专利说明】微控制器装置及其动作控制方法
[0001]相关申请的交叉引用
[0002]本申请要求基于2014年I月9日提交的日本专利申请第2014 — 002725号的优先权，该基准申请的内容全部并入到本申请中。
技术领域
[0003]本发明涉及微控制器装置及其动作控制方法。
【背景技术】
[0004]现有技术中提供了如下技术，S卩，为了提供在要连接多个微型计算机的情况下也不需要追加缓冲电路的微控制器，而使微控制器具有多个外围电路，设置在这些外围电路与输入输出端子之间的缓冲电路以及对外部信号控制缓冲电路的导通进行控制的控制电路(例如，参照日本特开平04 - 117585号公报)。
[0005]包括上述专利文献这记载的技术在内提出了考虑与外围电路的对应，装入到各种电子设备中的各种微型计算机(以下称作“微控制器”)。在这种微控制器中，在I芯片内除CPU(Central Processing Unit:中央处理器)以外,还包括计时器和各种外部接口。
[0006]在近年的微控制器中，为了进一步减小耗电，设法尽量使CPU不工作。作为其中之一，有不经由CPU仅在外围电路间进行外围电路的启动控制的技术。然而，在该技术中，仅将各外围电路的事件输出用于其他外围电路的启动。因此，为了检测微控制器的外部装置的状态异常，必须高频度地启动CPU，其结果，存在CPU的电力消耗增加这样的不良情况。
【发明内容】
[0007]本发明是鉴于上述情况而做出的，其目的是提供能够尽力抑制CPU的电力消耗并且能够使各外围电路之间的协作操作连续执行的微控制器装置及其动作控制方法。
[0008]本发明提供一种微控制器装置，其在I个芯片内包括CPU、根据触发信号启动并执行规定处理的多个外围电路以及控制所述多个外围电路启动的外围控制单元，其特征在于，所述多个外围电路的至少一个外围电路对外部装置的动作进行控制，并具有:结束判定单元，其判定所述外部装置的动作是否正常结束；以及结束控制单元，其在由所述结束判定单元判定为所述外部装置的动作是正常结束时，使该外围电路进入下一触发信号的待机状态，在判定为不是正常结束时，产生针对所述CPU的中断信号。
[0009]本发明提供一种微控制器装置的动作控制方法，其中，所述微控制器装置在I个芯片内包括CPU、根据触发信号启动并执行规定处理的多个外围电路以及控制所述多个外围电路的启动的外围控制单元，所述动作控制方法的特征在于，使所述多个外围电路中的至少一个外围电路对外部装置的动作进行控制，并包括:结束判定步骤，其判定所述外部装置的动作是否正常结束；以及结束控制步骤，其在由所述结束判定步骤判定为所述外部装置的动作是正常结束时，使该外围电路进入下一触发信号的待机状态，在判定为不是正常结束时，对所述CPU产生中断信号。
【附图说明】
[0010]图1是表示将本发明的一个实施方式的MCU与外部的闪存ROM以及传感器连接的系统的结构的框图。
[0011]图2是表示该实施方式的MCU的详细的电路结构的框图。
[0012]图3是表示该实施方式的串行接口的内部电路结构的框图。
[0013]图4是表示该实施方式的外围链路控制器(PLC)的内部电路结构的框图。
[0014]图5是表不该实施方式的在传感器与RAM以及闪存ROM之间收发的一系列数据的流向的图。
[0015]图6是表示该实施方式的通过CPU检测外部装置的状态异常的处理内容的流程图。
[0016]图7A至图7D是表示该实施方式的、MCU内与外部装置的动作时刻的时序图。
[0017]图8是表示该实施方式的在选择器中设定的各种信号的输入目的地和触发信号的输出目的地的关系的图。
[0018]图9A和图9B是表示该实施方式的第I串行接口执行的协议的图。
[0019]图1OA和图1OB是表示该实施方式的第2串行接执行的协议的图。
【具体实施方式】
[0020]以下，对本发明的一个实施方式的微控制器装置(以下称作“MCU”)进行说明。
[0021]图1是表示本实施方式的将MCU21与外部的闪存R0M22以及传感器23连接的系统的结构的框图。在该图中，闪存R0M22是用于保存数据的非易失性存储器。传感器23进行各种感应，并输出获取的数据。
[0022]MCU21被供给动作时钟(CLK)和复位(RESET)信号。MCU21和传感器23通过第I串行接口连接，并且从MCU21向传感器23供给芯片选择信号CS — I。同样地，MCU21和闪存R0M22通过第2串行接口连接，并且从MCU21向闪存R0M22供给芯片选择信号CS — 2。
[0023]图2是表示上述MCU21的详细的电路结构的框图。MCU21包括CPU内核31、RAM32、闪存程序存储器33、第IDMA控制器34、以及第2DMA控制器35、第I串行接口(I/F) 36、第2串行接口(I/F)37、多用途接口(I/F) 38、第I计时器/计数器39、第2计时器/计数器40、以及第3计时器/计数器41。
[0024]所述各电路通过CPU总线CB及作为外围链路总线(peripheral link bus)的外围反射系统PRS进行总线连接。
[0025]CPU内核31是根据处理程序进行各种运算和处理的中央运算装置。RAM32是暂时保存数据的工作存储器。闪存程序存储器33是保存上述CPU内核31执行的处理程序的非易失性存储器。
[0026]第IDMA控制器34和第2DMA控制器35分别是例如控制MCU21内部的各外围电路与存储器之间的直接数据传输(DMA:直接内存存取)的控制器。第IDMA控制器34进行作为外围电路的上述第I串行接口 36与上述RAM32之间的DMA控制。第2DMA控制器35进行作为外围电路的第2串行接口 37与RAM32之间的DMA控制。
[0027]上述第I串行接口 36与上述传感器23连接。上述第2串行接口 37与上述闪存R0M22连接。
[0028]上述多用途接口 38向上述传感器23和闪存R0M22输出上述芯片选择信号CS —UCS - 2。
[0029]上述第I计时器/计数器39、上述第2计时器/计数器40、以及第3计时器/计数器41是具有计时器和计数器的功能的外围电路。
[0030]上述外围反射系统PRS内置下述的外围链路控制器(PLC)42。该外围链路控制器42接收各外围电路的条件一致信号，并控制各外围电路。
[0031]图3是共同表示作为外围电路的上述第I串行接口 36以及第2串行接口 37的内部电路结构的框图。
[0032]第I串行接口 36以及第2串行接口 37用作连接MCU21和外部装置、例如闪存R0M22和传感器23的装置。
[0033]第I串行接口 36和第2串行接口 37内包括控制及寄存器11、作为接收缓冲区的Rx缓冲区12、波特振荡器13、作为发送缓冲区的Tx缓冲区14、接收用的Rx移位寄存器15、发送用的Tx移位寄存器16、状态检测电路51、指令及地址电路52、以及选择器53。
[0034]控制及寄存器11根据来自上述外围链路控制器42的触发信号，使设定为基于CPU总线CB的数据传输动作启动。
[0035]上述波特振荡器13振荡的动作时钟被提供给上述Rx移位寄存器15以及Tx移位寄存器16，并且被输出到该第I串行接口 36和第2串行接口 37外。
[0036]上述Rx移位寄存器15保持接收(Rx)数据并向上述Rx缓冲区12以及状态检测电路51输出。Rx缓冲区12向上述CPU总线CB和外围反射系统PRS输出缓冲内容，另一方面，在缓冲内容已满时，向串行接口 10外输出Rx缓冲区已满(Full)信号。
[0037]另一方面，从上述外围反射系统PRS或CPU总线CB供给的发送(Tx)数据经由上述Tx缓冲区14以及选择器53，而由Tx移位寄存器16保持后，被输出到串行接口 10外。另外，上述Tx缓冲区14在缓冲内容变空的时刻，向串行接口 10外的上述DMA控制器34、35输出Tx缓冲区为空(Empty)信号。
[0038]在图3中，当从外围反射系统PRS的外围链路控制器42向控制及寄存器11供给触发信号时，Rx移位寄存器15保持从外部装置接收的接收(Rx)数据，并向Rx缓冲区12以及状态检测电路51输出。
[0039]该状态检测电路51也与上述CPU总线CB连接，并进行外部装置的状态检查，在检测到出错时，向上述CPU内核31输出中断用的出错INT信号。
[0040]指令及地址电路52与CPU总线CB连接，在数据输送的前后向选择器53输出必要的地址和指令等。
[0041]上述选择器53选择Tx缓冲区14、以及指令及地址电路52的输出，将该输出经由上述Tx移位寄存器16，作为发送(Tx)数据，向外部装置输出。
[0042]图4是表示上述外围链路控制器(PLC) 42的内部结构的框图。
[0043]从上述CPU内核31经由CPU总线CB对控制及寄存器61进行设定。另外，从各外围电路向选择器62输入计数一致信号以及DMA输送结束信号。选择器62根据上述控制及寄存器61中的寄存器设定和来自各外围电路的信号，向各外围电路输出启动用的触发信号。
[0044]接下来，对上述实施方式的动作进行说明。
[0045]此外，在本实施方式中，如图5所示，利用计时器，定期从MCU21外部的传感器23接收测量数据，每接收四次，将该四次的测量数据保存在MCU21外部的闪存R0M22中，并将这种向闪存R0M22进行的输送处理重复四次。
[0046]图6表示将MCU21内的CPU内核31从闪存程序存储器33读出的程序在RAM32中展开并执行的、用于检测外部装置的状态异常的一系列的动作内容。
[0047]在处理初始，CPU内核31进行计时器的设定(步骤S201)、传感器关联的设定(步骤S202)、闪存ROM关联的设定(步骤S203)、以及外围链路控制器(PLC) 42关联的设定(步骤S204)和中断的许可设定(步骤S205)。图7A表示此时的CPU内核31和第I计时器/计数器39、第2计时器/计数器40、以及第3计时器/计数