高可靠性存储器控制器的制造方法
【技术领域】
[0001]本公开大致涉及集成电路，且更具体而言，涉及具有存储器控制器的集成电路。
[0002]发明背景
[0003]消费者持续要求具有更高性能和更低成本的计算机系统。为了解决更高性能的需求，计算机芯片设计者已开发了在单个芯片上具有多个处理器核心的集成电路。此外，已开发了各种晶粒(die)堆叠集成技术，其将多核集成微处理器和相关联的存储器芯片封装为单个组件。然而，存储器芯片易受各种故障条件的影响。在用于堆叠晶粒配置的存储器芯片的情况下，当永久性故障发生时，无法在不更换堆叠中的所有其它芯片的情况下容易地更换存储器芯片。
发明概要
[0004]提供了一种集成电路，其包括:存储器，具有地址空间；和存储器控制器，其耦合到存储器以响应于接收到的存储器访问而访问地址空间。存储器控制器进一步访问所述地址空间的第一部分中的多个数据元素，和所述地址空间的第二部分中与所述多个数据元素对应的可靠性数据。
[0005]还提供了一种集成电路，其包括存储器访问产生电路和存储器控制器。存储器访问产生电路在存储器的地址空间中产生数据元素的存储器访问。存储器控制器耦合到存储器以用于响应于接收到的存储器访问而访问地址空间。存储器控制器进一步访问地址空间的第一部分中的多个数据元素，和地址空间的第二部分中与多个数据元素对应的可靠性数据。
[0006]提供了一种方法，其中从请求器接收第一数据元素的写入访问。针对数据元素计算可靠性数据。将数据元素存储在地址空间的第一部分中，并将可靠性数据存储在地址空间的第二部分中。
[0007]附图简述
[0008]图1图示根据一些实施方案的实施物理存储器的第一多芯片模块的透视图。
[0009]图2图示根据一些实施方案的实施物理存储器的第二多芯片模块的透视图。
[0010]图3图示根据一些实施方案的形成具有高可靠性存储器控制器的集成电路的框图。
[0011]图4图示根据一些实施方案的图3的存储器的地址空间的表示。
[0012]图5图示根据一些实施方案的图3的存储器的地址空间的另一表示。
[0013]图6图示根据一些实施方案的图3的存储器的地址空间的另一表示。
[0014]图7图示根据一些实施方案的图3的存储器的地址空间的另一表示。
[0015]图8图示根据一些实施方案的写入数据的方法的流程图。
[0016]图9图示根据一些实施方案的读取数据的方法的流程图。
[0017]在以下描述中，在不同附图中的相同参考数字的使用指示相似或相同项目。除非另有说明，否则词语“耦合的”及其相关联的动词形式包括通过本领域中已知的方式进行的直接连接和间接电连接二者，且除非另有说明，否则直接连接的任何描述也暗含使用合适形式的间接电连接的替代实施方案。
【具体实施方式】
[0018]图1图示根据一些实施方案的实施物理存储器的第一多芯片模块的透视图。多芯片模块100大致包括多核处理器芯片120和存储器芯片堆叠140。存储器芯片堆叠140包括彼此上下堆叠的多个存储器芯片。如在图1中图示，存储器芯片堆叠140包括存储器芯片142、存储器芯片144、存储器芯片146和存储器芯片148。应注意，一般来说，存储器芯片堆叠140可包括比图1中图示的更多或更少的存储器芯片。存储器芯片堆叠140的每个单独的存储器芯片连接到存储器芯片堆叠140的其它存储器芯片，如适当的系统操作所需。存储器芯片堆叠140的每个单独的存储器芯片还连接到多核芯片120，如适当的系统操作所需。
[0019]在操作中，多芯片模块100的组件组合在单个集成电路封装中，其中存储器芯片堆叠140和多核芯片120对用户而言表现为单个集成电路。使用垂直互连件(例如，通路或硅通孔)结合水平互连件来实现存储器芯片堆叠140至多核芯片120的电连接。多核处理器晶粒120比存储器芯片堆叠140中的存储器芯片厚，并且物理支持处理器芯片堆叠140。当与五个单独的芯片进行比较时，多芯片模块100节省系统成本和板空间，同时总体上缩短组件访问时间并提高系统性能。然而，存储器芯片遭受各种可靠性问题。例如，本底辐射(诸如在环境中自然地发生或从半导体封装材料中发射的α粒子)可攻击位单元，导致值损坏。存储器的重复使用还可导致其它故障。例如，在某些重要设备中的电迀移可能导致那些设备磨损:它们有效地变得更薄，从而增大它们的阻抗，并最终导致造成不正确的值被读取的定时错误。其它类型的故障也是可能的。如果存储器芯片发生故障，那么不存在更换故障的存储器芯片的切实可行的方式。相反，用户必须更换整个封装，包括所有仍在工作的存储器和处理器芯片，这是昂贵的选择。
[0020]图2图示根据一些实施方案的实施物理存储器的第二多芯片模块200的透视图。多芯片模块200大致包括内插器210、多核处理器芯片220和存储器芯片堆叠240。内插器210连接到多核芯片220的活动侧。存储器芯片堆叠240包括彼此上下堆叠的多个存储器芯片。如在图2中图示，存储器芯片堆叠240包括存储器芯片242、存储器芯片244、存储器芯片246和存储器芯片248。应注意，一般来说，存储器芯片堆叠240可包括比图2中图示的更多或更少的存储器芯片。存储器芯片堆叠240的每个单独的存储器芯片连接到存储器芯片堆叠240的其它存储器芯片，如适当的系统操作所需。存储器芯片堆叠240的每个单独的存储器芯片还连接到多核芯片220，如适当的系统操作所需。在一些实施方案中，存储器芯片堆叠240包括单个存储器芯片。在一些实施方案中，多芯片模块200包括如类似存储器芯片堆叠240的一个以上存储器芯片堆叠。
[0021]在操作中，多芯片模块200的组件组合在单个封装(图2中未示出)中，且因此存储器芯片堆叠240和多核芯片220对用户而言表现为单个集成电路。使用垂直互连件(例如，通路或硅通孔)结合水平互连件来实现存储器芯片堆叠240至多核芯片220的电连接。内插器210提供物理支持和接口，以促进将存储器芯片堆叠240的每个单独的存储器芯片连接到多核芯片220。当与五个单独的芯片进行比较时，多芯片模块200节省系统成本和板空间，同时总体上缩短组件访问时间并提高系统性能。多芯片模块200将存储器芯片堆叠240与多核处理器220分离，且因此允许多核处理器220的更好冷却。然而，多芯片模块200还遭受可靠性和可维修性问题，这是因为无法在不更换整个封装的情况下容易地更换存在缺陷的存储器芯片。
[0022]图3图示根据一些实施方案的形成具有高可靠性存储器控制器的集成电路300的框图。集成电路300大致包括在单个集成电路晶粒上实施的多核处理器310和存储器350。
[0023]多核处理器310包括存储器访问产生电路320、队列332、纵横开关(XBAR) 334、高速输入/输出(I/O)控制器336和存储器控制器340。存储器访问产生电路320包括被标记为aCPUtl”的中央处理单元(CPU)核心322和被标记为“CPU/’的CPU核心324。CPU核心322和324执行存储器访问，以及传输并接收定义存储器访问的地址、数据和控制信号。队列332连接到CPU核心322、CPU核心324和XBAR 334。XBAR 334连接到高速I/O控制器336和存储器控制器340。高速I/O控制器336具有输入/输出(I/O)端口，以传输和接收至外围设备的一组外部信号，所述输入/输出(I/O)端口在图3中未示出，且被标记为“I/O”。
[0024]存储器控制器340包括错误校正码(ECC)/循环冗余码(CRC)计算(“comp”)电路342、动态随机存取存储器(DRAM)调度器344和物理接口(PHY) 346。ECC/CRC comp电路342和DRAM调度器344各自连接到PHY346。PHY 346具有提供被标记为“控制”的一组信号的输出端、提供被标记为“BA”的一组存储体地址信号的输出端、提供被标记为“地址”的一组信号的输出端、和传输并接收被标记为“数据”的一组信号的I/O端口。
[0025]存储器350定义地址空间，并包括多个动态随机存取存储器(DRAM)芯片，其包括DRAM 352,DRAM 354,DRAM 356和DRAM 358。存储器350可通过图1的存储器芯片堆叠140或图2的存储器芯片堆叠240实施。DRAM352、354、356和358可与由JEDEC发布的DDR 3双倍数据速率(DDR)标准兼容，但在其它实施方案中，它们可与其它DDR和非DDR标准兼容。一般来说，DDR芯片各自具有一组存储体。存储器350中的每个DRAM芯片具有接收控制的输出端、接收BA的输出端、接收地址的