合到二级（L2) 高速缓存单元176。在一个示例性实施例中，存储器访问单元164可以包括加载单元、存储 地址单元和存储数据单元，这些单元中的每一个单元親合到存储器单元170中的数据TLB 单元172。指令高速缓存单元134还耦合到存储器单元170中的二级（L2)高速缓存单元 176。L2高速缓存单元176耦合到一个或多个其他级的高速缓存，并最终耦合到主存储器。
[0028] 作为示例，示例性寄存器重命名的、无序发布/执行核架构可以如下实现流水线 100 :1)指令取出138执行取出和长度解码级102和104 ;2)解码单元140执行解码级106 ; 3)重命名/分配器单元152执行分配级108和重命名级110 ;4)调度器单元156执行调度 级112 ;5)物理寄存器组单元158和存储器单元170执行寄存器读取/存储器读取级114 ; 执行群集160执行执行级116 ;6)存储器单元170和物理寄存器组单元158执行写回/存 储器写入级118 ;7)各单元可牵涉到异常处理级122 ;以及8)引退单元154和物理寄存器 组单元158执行提交级124。
[0029] 核190可支持一个或多个指令集（例如，x86指令集（具有与较新版本一起添加 的一些扩展）；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼州桑尼 维尔市的ARM控股的ARM指令集（具有诸如NEON等可选附加扩展）），其中包括本文中描述 的各指令。在一个实施例中，核190包括用于支持紧凑数据指令集扩展（例如，AVXUAVX2 和/或先前描述的一些形式的通用向量友好指令格式（U = 0和/或U = 1))的逻辑，从而 允许很多多媒体应用使用的操作能够使用紧凑数据来执行。
[0030] 应当理解，核可支持多线程化（执行两个或更多个并行的操作或线程的集合），并 且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、同步多线程化（其 中单个物理核为物理核正在同步多线程化的各线程中的每一个线程提供逻辑核）、或其组 合（例如，时分取出和解码以及此后诸如用丨ntel?,超线程化技术来同步多线程化）。
[0031] 尽管在无序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构 中使用寄存器重命名。尽管所示出的处理器的实施例还包括分开的指令和数据高速缓存单 元134/174以及共享L2高速缓存单元176,但替代实施例可以具有用于指令和数据两者的 单个内部高速缓存，诸如例如一级（L1)内部高速缓存或多个级别的内部高速缓存。在一些 实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。 或者，所有高速缓存都可以在核和/或处理器的外部。
[0032] 图2是根据本发明的各实施例可能具有一个以上核、可能具有集成存储器控制 器、以及可能具有集成图形器件的处理器200的框图。图2中的实线框示出具有单个核 202A、系统代理200、一个或多个总线控制器单元210的集合的处理器200,而虚线框的可 选附加示出具有多个核202A-N、系统代理单元210中的一个或多个集成存储器控制器单元 214的集合以及专用逻辑208的替代处理器200。
[0033] 因此，处理器200的不同实现可包括：1)CPU，其中专用逻辑208是集成图形和/或 科学（吞吐量）逻辑（其可包括一个或多个核），并且核202A-N是一个或多个通用核（例 如，通用的有序核、通用的无序核、这两者的组合）；2)协处理器，其中核202A-N是旨在主要 用于图形和/或科学（吞吐量）的多个专用核；以及3)协处理器，其中核202A-N是多个 通用有序核。因此，处理器200可以是通用处理器、协处理器或专用处理器，诸如例如网络 或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元）、高吞吐量多集成内核 (MIC)协处理器（包括30或更多个内核）、嵌入式处理器等等。该处理器可以被实现在一 个或多个芯片上。处理器200可以是一个或多个衬底的一部分，和/或可以使用诸如例如 BiCMOS、CMOS或NM0S等的多个加工技术中的任何一个技术将处理器200实现在一个或多 个衬底上。
[0034]存储器层次结构包括在各核内的一个或多个级别的高速缓存、一个或多个共享高 速缓存单元206的集合、以及耦合至集成存储器控制器单元214的集合的外部存储器（未 示出）。该共享高速缓存单元206的集合可以包括一个或多个中间级高速缓存，诸如二级 (L2)、三级（L3)、四级（L4)或其他级别的高速缓存、末级高速缓存（LLC)、和/或其组合。尽 管在一个实施例中，基于环的互连单元212将集成图形逻辑208、共享高速缓存单元206的 集合以及系统代理单元210/集成存储器控制器单元214互连，但替代实施例可使用任何数 量的公知技术来将这些单元互连。在一个实施例中，可以维护一个或多个高速缓存单元206 和核202A-N之间的一致性（coherency)。
[0035] 在一些实施例中，核202A-N中的一个或多个核能够多线程化。系统代理210包括 协调和操作核202A-N的那些组件。系统代理单元210可包括例如功率控制单元（P⑶）和 显示单元。PCU可以是或包括用于调整核202A-N和集成图形逻辑208的功率状态所需的逻 辑和组件。显示单元用于驱动一个或多个外部连接的显示器。
[0036] 核202A-N在架构指令集方面可以是同构的或异构的；S卩，这些核202A-N中的两个 或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不 同的指令集。在一个实施例中，核202A-N是异构的并且包括以下描述的"小"核和"大"核。
[0037] 图3至图6是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手 持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、 数字信号处理器（DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体 播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够 包含本文中所公开的处理器和/或其他执行逻辑的多个系统和电子设备一般都是合适的。
[0038] 现在参见图3,所示为根据本发明的一个实施例的系统300的框图。系统300可 以包括一个或多个处理器310、315,这些处理器耦合到控制器中枢320。在一个实施例中， 控制器中枢320包括图形存储器控制器中枢（GMCH) 390和输入/输出中枢（I0H) 350 (其可 以在分开的芯片上）；GMCH 390包括存储器和图形控制器，存储器340和协处理器345耦合 到该存储器和图形控制器；I0H 350将输入/输出（I/O)设备360耦合到GMCH390。或者， 存储器和图形控制器中的一个或两者可以被集成在处理器内（如本文中所描述的），存储 器340和协处理器345直接耦合到处理器310以及控制器中枢320,控制器中枢320与I0H 350处于单个芯片中。
[0039] 附加处理器315的任选性质用虚线表示在图3中。每一处理器310、315可包括本 文中描述的处理核中的一个或多个，并且可以是处理器200的某一版本。
[0040] 存储器340可以是例如动态随机存取存储器（DRAM)、相变存储器（PCM)或这两者 的组合。对于至少一个实施例，控制器中枢320经由诸如前端总线（FSB)之类的多分支总 线、诸如快速通道互连（QPI)之类的点对点接口、或者类似的连接395与处理器310、315进 行通信。
[0041] 在一个实施例中，协处理器345是专用处理器，诸如例如高吞吐量MIC处理器、网 络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。在一个实施例中，控 制器中枢320可以包括集成图形加速器。
[0042] 在物理资源310、315之间可以存在包括架构、微架构、热、和功耗特征等的一系列 品质度量方面的各种差异。
[0043] 在一个实施例中，处理器310执行控制一般类型的数据处理操作的指令。协处理 器指令可嵌入在这些指令中。
[0044] 处理器310将这些协处理器指令识别为应当由附连的协处理器345执行的类型。 因此