，处理器310在协处理器总线或者其他互连上将这些协处理器指令（或者表示协处理 器指令的控制信号）发布到协处理器345。协处理器345接受并执行所接收的协处理器指 令。
[0045] 现在参考图4,所示为根据本发明的一实施例的更具体的第一示例性系统400的 框图。如图4所示，多处理器系统400是点对点互连系统，并包括经由点对点互连450耦合 的第一处理器470和第二处理器480。处理器470和480中的每一个都可以是处理器200 的某一版本。在本发明的一个实施例中，处理器470和480分别是处理器310和315,而协 处理器438是协处理器345。在另一实施例中，处理器470和480分别是处理器310和协处 理器345。
[0046] 处理器470和480被示为分别包括集成存储器控制器（頂〇单元472和482。处 理器470还包括作为其总线控制器单元的一部分的点对点（P-P)接口 476和478 ;类似地， 第二处理器480包括点对点接口 486和488。处理器470、480可以使用点对点（P-P)电路 478、488经由P-P接口 450来交换信息。如图4所示，頂C 472和482将各处理器耦合至相 应的存储器，即存储器432和存储器434,这些存储器可以是本地附连至相应的处理器的主 存储器的部分。
[0047] 处理器470、480可各自经由使用点对点接口电路476、494、486、498的各个P-P接 口 452、454与芯片组498交换信息。芯片组490可以可选地经由高性能接口 439与协处理 器438交换信息。在一个实施例中，协处理器438是专用处理器，诸如例如高吞吐量MIC处 理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器等等。
[0048] 共享高速缓存（未示出）可以被包括在任一处理器之内，或被包括在两个处理器 外部但仍经由P-P互连与这些处理器连接，从而如果将某处理器置于低功率模式时，可将 任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。
[0049] 芯片组490可经由接口 496耦合至第一总线416。在一个实施例中，第一总线416 可以是外围组件互连（PCI)总线，或诸如PCI Express总线或其他第三代I/O互连总线之 类的总线，但本发明的范围并不受此限制。
[0050] 如图4所示，各种I/O设备414可以连同总线桥418耦合到第一总线416,总线桥 418将第一总线416耦合至第二总线420。在一个实施例中，诸如协处理器、高吞吐量MIC 处理器、GPGPU的处理器、加速器（诸如例如图形加速器或数字信号处理器（DSP)单元）、现 场可编程门阵列或任何其他处理器的一个或多个附加处理器415耦合到第一总线416。在 一个实施例中，第二总线420可以是低引脚计数（LPC)总线。在一个实施例中，各种设备可 耦合到第二总线420,包括例如键盘和/或鼠标422、
[0051] 通信设备427和存储单元428,诸如硬盘驱动器或可包括指令/代码和数据430的 其他大容量存储设备。此外，音频I/O 424可以被耦合至第二总线420。注意，其他架构是 可能的。例如，代替图4的点对点架构，系统可以实现多分支总线或其他这类架构。
[0052] 现在参考图5,所示为根据本发明的各实施例的更具体的第二示例性系统500的 框图。图4和图5中的相同部件用相同附图标记表示，并从图5中省去了图4中的某些方 面，以避免使图5的其他方面变得模糊。
[0053] 图5示出处理器470、480可分别包括集成存储器和I/O控制逻辑（"CL"）472和 482。因此，CL 472、482包括集成存储器控制器单元并包括I/O控制逻辑。图5展示不仅 存储器432、434耦合到CL 472、482,而且I/O设备514也耦合到控制逻辑472、482。传统 I/O设备515被耦合至芯片组490。
[0054] 现在参考图6,所示为根据本发明的一实施例的SoC 600的框图。在图2中相似的 部件具有同样的附图标记。另外，虚线框是更先进的SoC的可选特征。在图6中，互连单元 602被耦合至：应用处理器610,该应用处理器包括一个或多个核202A-N的集合以及共享高 速缓存单元206 ;系统代理单元210 ;总线控制器单元216 ;集成存储器控制器单元214 ; - 组或一个或多个协处理器620,其可包括集成图形逻辑、图像处理器、音频处理器和视频处 理器；静态随机存取存储器（SRAM)单元630 ;直接存储器存取（DMA)单元632 ;以及用于耦 合至一个或多个外部显示器的显示单元640。在一个实施例中，协处理器620包括专用处理 器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器 等等。
[0055] 本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组 合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程 系统包括至少一个处理器、存储系统（包括易失性和非易失性存储器和/或存储元件）、至 少一个输入设备以及至少一个输出设备。
[0056] 可将程序代码（诸如图4中示出的代码430)应用于输入指令，以执行本文描述的 各功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本 申请的目的，处理系统包括具有诸如例如数字信号处理器（DSP)、微控制器、专用集成电路 (ASIC)或微处理器之类的处理器的任何系统。
[0057] 程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理系统 通信。在需要时，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制 不限于任何特定编程语言的范围。在任一情形下，该语言可以是编译语言或解释语言。
[0058] 至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令 来实现，指令表示处理器中的各种逻辑，指令在被机器读取时使得该机器制作用于执行本 文所述的技术的逻辑。被称为"IP核"的这些表示可以被存储在有形的机器可读介质上，并 被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。
[0059] 这种机器可读存储介质可包括但不限于通过机器或设备制造或形成的制品的非 瞬态有形安排，包括存储介质，诸如硬盘、任意其他类型的盘，包括软盘、光盘、光盘只读存 储（CD-ROM)、光盘可重写（CD-RW)、以及磁光盘、半导体器件，诸如只读存储器（R0M)、随机 存取存储器（RAM)，诸如动态随机存取存储器（DRAM)、静态随机存取存储器（SRAM)、可擦可 编程只读存储器（EPROM)、闪存、电可擦可编程只读存储器（EEPR0M)、相变存储器（PCM)、磁 或光卡、或任意其他类型的适合用于存储电子指令的介质。
[0060] 因此，本发明的各实施例还包括非瞬态的有形机器可读介质，该介质包含指令或 包含设计数据，诸如硬件描述语言（HDL)，它定义本文中描述的结构、电路、装置、处理器和 /或系统特征。这些实施例也被称为程序产品。
[0061] 在一些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指 令转换器可以变换（例如使用静态二进制变换、包括动态编译的动态二进制变换）、变形、 仿真或以其他方式将指令转换成将由核来处理的一个或多个其他指令。指令转换器可以用 软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处 理器上且部分在处理器外。
[0062]图7是根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二进 制指令转换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件 指令转换器，但作为替代，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图7 示出可以使用x86编译器704来编译利用高级语言702的程序，以生成可以由具有至少一 个x86指令集核的处理器706原生执行的x86二进制代码706。具有至少一个x86指令集 核的处理器716表示任何处理器，这些处理器能通过兼容地执行或以其他方式处理以下内 容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功