编号，每个存储子体42包含4个存储芯片40，如图5中标示有N0.268435455存储子体42所示。
[0110]一种较优的双空间存储器4的数据线DQ31?。的形成方式为:各存储芯片40的片选端CE#分别通过三态门k0、三态门kl、三态门k2和三态门k3后并接在一起，经过非门f后，形成所在存储子体42的片选端C1 (i = O, 1，……，268435455)，而各三态门分别由信号线B3、信号线B2、信号线B1和信号线B。控制，于是信号线B3、信号线B2、信号线B1和信号线B。组成该存储子体42的数据线DQ31?。的字节选择线B3?。；所有存储子体42的字节选择线B3?。连接在一起，取反后接到CPUl的引脚BEs3?。，因此受信号线B。控制的存储芯片40的数据线DQ卜。被连接到CPUl的最低8位数据线DB卜。，受信号线B1控制的存储芯片40的数据线DQ卜。被连接到CPUl的数据线DB15^8，受信号线B2控制的存储芯片40的数据线DQ卜。被连接到CPUl的数据线DB23?16，受信号线B3控制的存储芯片40的数据线DQ卜。被连接到CPUl的数据线DB31?24，于是4个存储芯片40的8位数据线DQ卜。共同组成存储子体42的32位数据线DQ31?。。
[0111]一种较优的双空间存储器4的字空间地址线ACm?。的形成方式为(Μ值为字空间地址的位数-1):4个存储芯片40的片内地址引脚A2卜。，i对应并接后形成所在存储子体42的字空间地址线AC2卜2，由于逻辑上字节选择线B3?。是字空间地址线AC1和字空间地址线AC。解码后的输出线，则字空间地址线AC24^2和字节选择线B3?。一起组成存储子体42的字空间地址线AC24^。，逻辑上共25根；4个存储芯片40的片选端CE#分别通过三态门k0、三态门kl、三态门k2和三态门k3后并接在一起，经过非门f后，形成所在存储子体42的片选端C1 (i = 0，1，……,268435455)，存储子体42的片选端C268435455?。连接字空间高位地址译码器41的输出引脚中下标编号相同的引脚，于是，字空间高位地址译码器41的输入端就是双空间存储器4的字地址的高位部分，图5中标记为AC52^25，于是双空间存储器的地址线引脚为AC52?25、AC24?2和B3?。，逻辑上共计53条，故双空间存储有8Ρ字节。
[0112]—种较优的字空间寻址线Wm?。的形成方式为:CPU1的引脚BE#3?。取“非”后起到字空间寻址线最低2位W1和W。的作用，故可称这4条线为逻辑上的字空间寻址线最低2位；CPUl的内存地址线的AB2。?2直接作为字空间寻址线W2(]?2 ；CPU1高11位的地址线AB31^21接入内存地址译码阵列2的寻址端Iiq?。，内存地址译码阵列2的2048条输出线02。4卜。分别连接推移锁存器组3中的下标相同的一个锁存器的输出使能端E.卜。，对2K个推移矢量进行选择；被输出线02。47?。选中的一个推移锁存器输出保存的32位值到推移锁存器组3的输出引脚031?。，输出引脚031?。的输出形成高位的字空间寻址线W52?21。于是，在逻辑上，由字空间寻址线W52?jP CPUl的引脚BEs3?。引脚的“非”共53位形成字空间寻址线W52?。，故字空间有8P字节地址。
[0113]—种较优的字空间寻址线Wm?。和双空间存储器字空间地址线ACm?。的连接方式为:由于图5中的存储子体42有地址线25根，故可将由W24^2和CPUl的引脚后所形成的最低25位的字空间寻址线通过三态门k5和三态门k6后连接到存储子体42的子空间地址线AC24^2和字节选择线B3?。形成的25根地址线；高28位的字空间寻址线W52?25通过三态门k4后接字空间高位地址译码器41的输入端AC52^25，字空间高地址译码器41
的細出立而HO268435455?ο
分别接一个存储子体42的片选端C1Q = O, I,……,268435455)，且连接时使存储子体42的编号与字空间高位地址译码器41的输出端下标编号值相同，于是字空间寻址线W52^25寻址存储子体42实现对存储子体42的选择，而字节选择线B3?。寻址存储子体42内的芯片40，字空间寻址线W24^2寻址芯片40内的字节存储单元。
[0114]一种较优的对双空间存储器4的字空间的访问方式的控制为:如图5所示的实施例中，各存储芯片40的输出控制端0E#取反后和写入控制端WE# —同并接到所在存储子体42的读写控制端0/W#，存储子体42的读写控制端0/W#通过三态门k7后连接CPUl的读写控制端R/W#，而三态门k7受CPUl的访问控制引脚M/10#的控制，在访问控制引脚M/10#为高电平时三态门k7才导通，又由于仅当CPUl访问内存时访问控制引脚M/10#才输出高电平，所以CPUl对字空间的访问只能是访问内存方式。当CPUl给出读内存指令时，访问控制引脚M/10#和内存读写控制线R/W#均为高电平，则存储子体42的读写控制端0/W#为高电平，进而使存储子体42内的各存储芯片40的字空间写控制线WE#无效，而存储子体42的读写控制端0/W#取反后使存储芯片40的输出控制端0E#有效，于是存储芯片40输出数据到CPUl,同理，当CPUl给出写内存指令时，访问控制引脚M/10#为高电平。而内存读写控制线R/W#为低电平，故存储芯片40接收CPUl送来的数据。
[0115]—种较优的双空间存储器4的字空间的访问过程为:访问字空间对应于CPUl访问内存，这时块管理器43不工作，块管理器43的输出端c为低电平且块管理器43的其他输出端均为断开状态，于是三态门k4、三态门k5和三态门k6均为导通状态，且字空间地址线的值来源于CPUl的内存地址总线和推移锁存器的输出，此时推移系统工作，具体为:当CPUI访问内存时于内存地址总线AB31?2和引脚BEs3?。上送出32位内存地址，其低21位内存地址总线AB2。?2和BE#3?。取非穿过开启的三态门k5和三态门k6接入各存储子体42，形成双空间存储器4的低21位地址Ad2l^J由双空间存储器4的字空间寻址线AC2。?2和字节选择线B3?。形成)，实现对双空间存储器4的字空间每2M地址范围内的字节寻址，由此构成图5所示系统的映射窗；CPU1的高11位的地址总线AB31^21接入内存地址译码阵列2的寻址端I113?。，经由内存地址译码阵列2后，在推移锁存器组3中的2K个锁存器中选择一个，即选择推移矢量?’被CPUl产生的高11位内存地址AB31^21的编码值选中的一个推移锁存器将其保存的32位值通过推移锁存器组3的输出引脚O31?。输出到高位的字空间寻址线W52^21 ;其中字空间寻址线W24^21穿过开启的三态门k5接入各存储子体42的地址线AC24^21，来选择存储子体42内部16个窗壁中的一个；而字空间寻址线W52^25穿过开启的三态门k6接字空间高位地址译码器41的输入端AC52^25，来选择存储子体42。故:字空间寻址线W52?21完成对双空间存储器4的窗壁的选择，共有232 (4G = 4294967296)个窗壁，其值是窗位首地址的高32位。
[0116]本发明的较佳的实施例中，需要考虑以下这种情况:
[0117]由于计算机系统中有一些程序和数据关乎到整个系统的安全，例如:中断向量表、任务段中的记录、推移锁存器组等，使用者一旦由于恶意或误操作而客观上修改了这些程序或数据，就会导致数据被盗、数据损坏或系统崩溃。因此计算机系统总是将这些程序和数据设定为使用者不可修改或不可见；还有一些数据在内存中的位置已经被CPU的硬件定义好，必须将它们按要求放好，否则系统无法正常工作，这些位置的数据也不允许使用者修改。
[0118]进一步地，本发明的较佳的实施例中，由于采用推移锁存器组3来进行映射窗的推移操作，但是如果使用者能随意直接推动映射窗，将给整个软件系统的安全带来致命危险，因此，任何情况下都不能允许任何使用者的应用程序来推动任何映射窗，包括不能推动它自身的映射窗，而只能向操作系统提出访问双空间存储器4的字空间的请求，由操作系统将使用者的请求变换为向底层控制软件提出映射窗请求，再由底层控制软件为使用者实施映射窗移动操作。确保使用者不能推动映射窗的办法在于不允许使用者访问推移锁存器组。达到这一目标的方法之一是将推移锁存器组安置在只有系统制造商的专用底层控制软件可以访问的双空间存储器4的字空间的特殊位置上，而且对给这个区域赋值的操作进行严格限制。另外，如果将关乎系统生命和系统自动回复的软件所对应的推移锁存器设定为不可修改，甚至将这几个映射窗的锁存器改用不可修改锁存器，则可以保证系统在任何情况下的基本安全。上述提到的不可修改锁存器即为第一类锁存器的【具体实施方式】。
[0119]当修改了一个推移锁存器锁存的内容时，该推移锁存器指向双空间存储器4的字空间的一个新位置，对应的映射窗就被定位在以这个新位置为窗位的窗壁上，这个窗壁的当前状态在本发明的较佳的实施例中被称为开窗，而没有被任何推移锁存器来指向的窗壁的当前状态在本发明的较佳的实施例中被称为闭窗。如果将某个推移锁存器锁存的值设定为不可修改，则相应的映射窗成为不可移动的映射窗，且这个推移锁存器就始终指向一个特定的窗壁，这个窗壁就始终处于开窗状态，成为不可闭窗。本发明的较佳的实施例中，任何状况下CPUl都能透过不可移动映射窗来访问对应的不可闭窗中的数据和程序，这为系统自动恢复创造了条件。
[0120]由于不可闭窗的位置是由系统制造商决定的，如果位于其中的推移锁存器的锁存值不能被读出，则对应不可闭窗的位置对软件使用者均不可见，甚至其对操作系统也是不可见的。使用者或操作系统对不可闭窗的访问只能请求系统制造商提供的底层控制软件来完成，这在一定程度上加强了系统的安全性。
[0121]如图3所示的实施例中示出了一种推移锁存器组3的构造的优选实施方式。推移锁存器组3是实现推移技术的核心，是一个锁存器阵列，其结构如图3所示。图中的实施例主要由8192个8位锁存器芯片74LS373形成的推移锁存器组芯片阵列301和一个推移锁存器地址译码器310组成，每4个74LS373芯片组成一个32位的推移锁存器31，编号从0000到2047，见图3的双点划线方框内结构。图中的存储芯片阵列