一种混合型三维片上网络的制作方法
【技术领域】
[0001]本发明涉及片上网络技术领域，更具体地说，涉及一种混合型三维片上网络。
【背景技术】
[0002]片上网络(Network-on-Chip，NoC)互连结构成为芯片体系结构设计的发展趋势，是未来片上IP核互连的有效解决方法之一。基于NoC架构的多核处理器片上系统可以实现计算和通信的分离，IP核构成的计算子系统可以独立完成计算任务，NoC构成的通信子系统，负责IP核之间高速数据交换。随着集成电路工艺进入14nm工艺时代，NoC的设计规模不断扩大，由于所有资源节点都布局于平面，且在二维平面上进行布局布线，各路由单元之间的互连线需横跨整个资源节点，因此二维NoC中互连线长度或者网络直径随着设计规模成倍增加。连线长度的增加直接带来了系统传输延时的上升，限制了数据传输频率的提高，同时由于全局连线长度和数据转发次数的增加，也会使系统的通信功耗增加。
[0003]因此，如何减少连线长度及网络直径，减少系统传输延时，降低通信的功耗是现在需要解决的问题。
【发明内容】
[0004]本发明的目的在于提供一种混合型三维片上网络，以减少连线长度及网络直径，减少系统传输延时，降低通信的功耗。
[0005]为实现上述目的，本发明实施例提供了如下技术方案:
[0006]一种混合型三维片上网络，包括:
[0007]在垂直方向上进行堆叠的多个水平子层；其中，每个水平子层中的水平路由单元保持相同的拓扑结构；
[0008]连接所述多个水平子层中位于同一竖直线上的水平路由单元的垂直总线；其中，所述垂直总线的数量与所述每个水平子层中的水平路由单元的数量相对应；
[0009]控制所述垂直总线占用权的垂直总线控制器。
[0010]优选的，所述垂直总线控制器包括:
[0011]用于存储位于同一竖直线上的水平路由单元发送的垂直总线占用请求信息的状态同步寄存器；
[0012]与所述状态同步寄存器相连，用于确认与所述位于同一竖直线上的水平路由单元相对应的垂直总线的占用信息的占用状态寄存器；
[0013]用于存储水平路由单元地址信息的本地地址存储器；
[0014]与所述本地地址存储器相连的第一比较器；
[0015]与所述本地地址存储器和所述占用状态寄存器相连的第二比较器。
[0016]优选的，所述拓扑结构为Spidergon拓扑结构。
[0017]优选的，所述水平路由单元包括:
[0018]顺时针端口、逆时针端口、对面方向端口、垂直总线端口和本地端口。
[0019]优选的，所述垂直总线端口，包括:
[0020]与所述第一比较器相连，用于控制所述水平路由单元接收数据的接收组件；
[0021]与所述第二比较器相连，用于控制所述水平路由单元发送数据的发送组件。
[0022]优选的，所述接收组件为与垂直总线相连的第一三态驱动电路。
[0023]优选的，所述发送组件为与垂直总线相连的第二三态驱动电路。
[0024]优选的，所述状态同步寄存器设置N-1个输入端口和I个输出端口 ；其中N为整数。
[0025]通过以上方案可知，本发明实施例提供的一种混合型三维片上网络，包括:在垂直方向上进行堆叠的多个水平子层；其中，每个水平子层中的水平路由单元保持相同的拓扑结构；连接所述多个水平子层中位于同一竖直线上的水平路由单元的垂直总线；其中，所述垂直总线的数量与所述每个水平子层中的水平路由单元的数量相对应；控制所述垂直总线占用权的垂直总线控制器，通过将多个水平子层在垂直方向上堆叠，形成三维片上网络，增加了垂直方向的互连，缩短了芯片内部的全局互连长度，提高了芯片内部带宽，降低了数据传输的延迟与功耗。
【附图说明】
[0026]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0027]图1为本发明实施例公开的一种混合型三维片上网络示意图；
[0028]图2为本发明实施例公开的一种Spidergon拓扑结构示意图；
[0029]图3为本发明实施例公开的一种垂直总线控制器结构示意图。
【具体实施方式】
[0030]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0031]本发明实施例公开了一种混合型三维片上网络，以减少连线长度及网络直径，减少系统传输延时，降低通信的功耗。
[0032]参见图1，本发明实施例提供的一种混合型三维片上网络，包括:
[0033]在垂直方向上进行堆叠的多个水平子层；其中，每个水平子层中的水平路由单元保持相同的拓扑结构；
[0034]具体的，每个水平路由单元之间通过水平链路进行连接。
[0035]优选的，所述拓扑结构为Spidergon拓扑结构。
[0036]具体的，Spidergon拓扑结构是一种类似环形的拓扑结构，具有如下优点:
[0037]1、该结构完全对称，这使得其中的资源节点(本实施例中的节点为每个水平路由单元中的节点)无论放在结构中的哪个位置，其路由规则和效果完全相同，从而在设计中不用考虑节点在布局中因位置不同造成的性能影响；
[0038]2、布局非常规则，这有利于降低芯片布局中节点的互连难度；较低的结点度和网络直径有利于路由单元之间传输延时的优化，也有利于路由算法的设计。
[0039]参见图2，为本实施中的Spidergon拓扑结构示意图，假设结构中节点总数为N，由于结构的对称性，节点数目必须为偶数，即N = 2η。在Spidergon拓扑结构中，每个节点按顺时针方向进行编号，号码从O到Ν-1。拓扑周围环形方向上的通道编号与顺时针方向的源节点相同。而在对面方向上，通道编号为序号较小的编号加上Ν/2。也就是说在Spidergon结构中，每个节点Xi与三个节点相连，节点编号分别为(i+l)mod N, (1-l)mod N和(i+N/2)mod No
[0040]例如在图2中，若节点号码为1-15，节点总数N为16，则与节点号码为I的节点相连的三个节点分别是节点号码为2的节点、节点号码为O的节点和节点号码为9的节点。
[0041]连接所述多个水平子层中位于同一竖直线上的水平路由单元的垂直总线；其中，所述垂直总线的数量与所述每个水平子层中的水平路由单元的数量相对应；
[0042]控制所述垂直总线占用权的垂直总线控制器。
[0043]具体的，在集成电路设计工艺中，水平层内部连线需要横跨资源节点与其它路由单元相连，因此连线长度为资源节点宽度，其典型值为数千微米，而本实施例中的混合型三维片上网络，由于各水平子层之间直接相互叠加，使得各水平子层在垂直方向上的距离仅为几十微米，因此在垂直方向上使用总线方式的通信效率会超过等效的网络通信方式。片上应用环境的固定性和片上资源的有限性，使其接入机制需要在通用总线接入机制的基础上进行简化，由于拓扑结构在设计阶段已经确定，因此总线上需要接入的设备处于固定状态，此时总线上的设备地址可以在设计阶段预先固定分配，而且无需考虑总线设备加入和离开管理功能以及设备规模管理功能
[0044]具体的，本实施例中的水平子层生成方法是将整个网络平均切分为数个规模相同的水平子层，并在水平子层中保持Spidergon结构，然后将各个水平子层在垂直方向上进行堆叠。这种混合型三维片上网络结构，命名为V-Spidergon。其中，各个水平路由单元是通过水平链路进行连接，从而实现了水平面上的通信网络，同理，垂直总线控制器与垂直总线实现水平子层与水平子层之间互连与通信。
[0045]需要说明的是，三维集成技术克服了芯片平面布局的局限性，增加了垂直方向的