接触垫108接收一budd厂vid-serial信号136。 budd}f-vid-se;rial信号136指示了内含同伴内核106的忍片104的综合VID数值。再次 重申，忍片104的综合VID数值是忍片104上的所有内核106的最大的VID数值，且从同伴 内核106收到的综合VID数值是内含同伴内核106的忍片104上的所有内核106的最大的 VID数值。
[0060] 在讨论对四内核微处理器封装体产生一综合VID数值之前，须注意多内核微处理 器102具有一指定的主要内核106。所指定的主要内核唯一经授权来引发能控制VRM158 的VID数值。在一实施例中，每个内核106包括一组态烙丝116。忍片104的制造业者可 选择性地烧断此组态保险丝116,如此其中一个内核106便被指定为主要内核，而其余内核 106皆不是。烙丝116在一化se-d〇-not-化ive信号上提供了自身数值。
[0061] 在其他实施例中，可用一可编程内部寄存器或组态存储逻辑，用来取代烙丝116 或禪接在烙丝116与VID产生逻辑122之间，W指示了一内核的主要内核辨识码。例如， 系统固件可随后写入一可用内部寄存器来撤销预设的烙丝116数值，W动态地配置主要内 核 106,如申请于 12/22/2010,第 61/426,470 号，标题为"DynamicandSelectiveCore Dis油lementinaMulti-CoreProcessor"及其同时申请的正式申请案（CNTR. 2536)所 述，其在此合并做参考。在该案中，VID产生逻辑122完全支持一种指定一先前未被指定成 主要内核的内核为主要内核或临时主要内核的组态，或是支持从一内核移除运样的指定的 组态。
[0062] 接着集中于一综合VID数值的产生，VID产生逻辑122从烙丝116接收 化se-do-not-化ive信号154(或从其他内部辨识码指定逻辑接收一等效信号）。VID产生 逻辑122随后计算出多内核微处理器102的综合VID数值，其为在多内核微处理器102上 所有内核106的最大的VID数值。
[0063] 附带一提，每一个别的my-core-vidVID数值至少有一部分可W是内核运作的频 率的函数。在一实施例中，每个忍片104能够在不同的频率下运作，且在另一实施例中，每 个内核106能够在不同的频率下运作。如上所述，一内核106可运作的每个频率通常联想 到一提供给内核106的对应最小电压电平，W确保内核106在此频率下适当的运作。于是， 多内核微处理器102的所有内核106共享了同一个电压电平154,在一实施例中，对多内核 微处理器102的综合VID数值是所有内核106所需要的最大VID数值，W确保适当的运作， 运是由图2所详述的分布式内核106的VID产生逻辑122所共同完成的。
[0064] 接着，根据内核106是否为了VRM协调和/或控制而被指定为主要内核，VID产生 逻辑122有条件地对封装体发出如pkg-vid信号142的综合VID数值到内核106的VID接 触垫108。如图2的详述内容，如果内核106未被指定为主要内核，运样将引发一个包含零 值falsepkg-vid信号142到VID接触垫108上。
[0065] 接下来集中于传送一综合VID数值到VRM，多内核微处理器封装体102提供具有 各别VID信号152的VID引脚156到VRM。此外，每个内核的VID接触垫108通过封装基 板布线144来禪接封装体的各别VID引脚156。在一实施例中，在封装体基板上的每组VID 接触垫108的VID布线144会W线路同时OR起来。
[0066] 现在参考图2,其为根据本发明的图1的VID产生逻辑122的详细方块图。VID产 生逻辑122包括一个两输入多工器202及一个两输入比较器204,每个都在各自的数据输入 端接收了my-core-vid信号132及pa；L-vid信号134。比较器204比较my-core-vid信号 132及pa^vid信号134,并产生一信号来控制多工器202W选择两输入的较大者，其被多 工器202在自己的输出端作为my-die-vid信号232。于是，my-die-vid信号232便是内核 106及其伙伴内核106的综合VID数值。
[0067]my-core-vid信号132提供给一移位寄存器222的并行数据输入端。当如此管理 时，移位寄存器222便在my-die-vid-serial信号138上串行方式将my-die-vid信号232 移到内核106的输出垫108。于是，内核106便经由输出接触垫108W串行方式将自身忍片 104的综合VID数值传到自己的同伴内核106。
[0068] 相反地，内核106在budd厂vid-serial信号136上经由自己的输入接触垫114W 串行方式接收包含自己的同伴内核106的忍片104的综合VID数值到一第二移位寄存器 224的输入端。移位寄存器224输出将已接收的buddy-vid-serial信号136W行样式（如， 7位元值）输出为bud如-vid信号234。
[0069] -个第二两输入多工器212及一个第二两输入比较器214的每一个都在各自的数 据输入端接收了my-die-vid信号232及budd厂vid信号234。比较器204比较my-die-vid 信号232及buddy-vid信号234,并产生一信号来控制多工器212W选择两输入的较大者， 其被多工器202在自己的输出端作为VID数值信号246。于是，VID数值246便是在多内核 微处理器102中的所有内核106的综合VID数值。
[0070] -个第=两输入多工器216在一输入端接收VID数值246并在另一输入端接收零 248。fuse-d〇-not-化ive信号 154 控制了多工器 216。如果fuse-d〇-not-化ive信号 154 为假（false)，则多工器216从输入端选择VID数值246来作为pkg-vid142上的输出；否 贝1J，多工器216便选择零248,如此将经由VID接触垫108发出零到VID信号144上，并致 能多内核微处理器102的主要内核106来引发真的综合VID数值到VID引脚156W及VM 上。于是，除非内核106发出自己的VID数值给VID接触垫108、VID引脚156及VRM158， 则由内核106产生的综合pkg-vid142值将会是零。
[007。 因为所配置的封装体基板将每个内核106传来的pkg-vid142信号W线路同时OR 起来，且因为由任何已知内核106提供的pkg-vid142信号皆会是零（除非内核106是主 要内核），所W多内核微处理器102会一直提供一个真的综合VID数值给VRM。
[007引在图2的实施例中，虽然VID产生逻辑122的功能是使用如多工器、比较器和布林 逻辑闽等特定装置来进行，但可理解也可使用其他组合和连续逻辑电路来进行相同功能。
[0073] 如上所述，在一实施例中，每个忍片104也能在一个与另一个忍片104所运作的频 率独立的频率下运作。在运样的实施例中，在一忍片104上的伙伴内核106会与另一个忍 片通信，且每个内核106包括如图3所示的频率比要求产生逻辑322,W计算一忍片综合时 钟比值342 (指图3的die-化eq342)，一忍片104的主要内核106便发送忍片综合时钟比 值342给此忍片104的一个共享的锁相回路（P化)444,其产生一共同内核时钟信号442给 忍片104的每个内核106,如图3的多内核微处理器102所示。在运样的实施例中，配置了 频率比要求产生逻辑322来选择最新的要求频率，而不是最大的所欲频率。
[0074] 现在参考图3,为根据本发明之一包括一多内核微处理器102的计算机系统100的 方块示意图。系统100类似于图1的系统100;不过，现在将说明两者的不同之处。图3显 示一个在忍片0中且被内核0和内核1共享的化L444,W及一个在忍片2中且被内核2和 内核3共享的化L444。每个化L444产生一个内核时钟信号442,其提供给每个共享化L 444的内核106。内核时钟信号442的频率为忍片104的每个内核106的die-化eq342 (讨 论如下）通过OR运算的结果的函数。
[00巧]每个内核106提供用来接收一my-core-化eq信号332的频率比要求产生逻辑 322,此my-core-化eq信号332指示内核106所要求的频率比值（即，所欲的总线时钟对内 核时钟信号442的频率比值）。在一实施例中，内核106的微码将内核106所欲的频率比值 写入内核106的一控制寄存器，其中控制寄存器经由my-core-化eq信号332提供给频率比 要求产生逻辑322。
[0076] 为了与自己的伙伴内核106进行协调，频率比要求产生逻辑322经由内核间通信 线路112提供my-core-freq信号332给自己的伙伴内核106，my-core-freq信号332变成 了给伙伴内核106的pa^heq输入334。在对称的方式中，频率比要求产生逻辑322也接 收一个pa^heq信号334,其指示内核106的伙伴内核106需要的频率比值。
[0077] 频率比要求产生逻辑322随后综合了忍片104的频率比值。在一实施例中，忍片 104的综合频率比值为在忍片104上的所有内核106的最大的频率比值，且在另一实施例 中，忍片1