04的综合频率比值为最新的要求频率比。
[0078] 根据内核106是否为了控制化L而被指定为一主要内核的目的，频率比要求产生 逻辑322可有条件地经由一die-化eq信号342将忍片104的综合频率比值提供给化L444。 如果内核106没有为了控制化L而被指定为忍片104的主要内核，则发出一个假的且包含 零的die-化eq信号142给化L444,其亦如关于图4的详细叙述。
[0079] 图3显示一组态烙丝416用W在内核106为了控制化L的目的被指定为一主要 内核时，指示频率比要求产生逻辑322之用。烙丝416(或运里描述的替代逻辑）在一 化se-do-not-化ive-化eq信号354上提供其值给频率比要求产生逻辑322。
[0080] 在一实施例中，忍片104的制造业者可选择性地烧断组态烙丝416,如此一忍片 104的其中一个内核106便为了频率控制的目的而被指定为主要内核（作为电压控制的目 的而指定的主要内核可W是不同的内核），而其余内核106皆不是。在一实施例中，与图1 相关说明一致，可用一可编程内部寄存器或组态存储逻辑，用来取代烙丝116或禪接在烙 丝116与VID产生逻辑122之间，W指示一内核关于控制化L的主要内核辨识码。频率比 要求产生逻辑322可完全支持一种指定一先前未被指定成主要内核的内核为主要内核或 临时主要内核的组态，或是支持从一内核移除运样的指定的组态。
[0081] 在一实施例中，在忍片104上的每个内核106的die-化eq信号342会W线路同时 OR起来，且其结果会提供给共享的化L444。因为忍片将从每个内核106收到的die-化eq 信号342W线路同时OR起来，且因为任何已知内核106提供的die-化eq信号342皆为零 (除非内核106是主要内核），所W忍片104会一直提供一个真的综合频率比值给化L444。
[0082] 现在参考图4,说明了频率比要求产生逻辑322,其用于协调每个忍片104的内核 106的要求频率，W控制忍片104的一个共享化L。频率比要求产生逻辑322包括一个两输 入多工器302及一个两输入比较器304,每个都在各自的数据输入端接收了my-core-化eq 信号332及pa]_-freq信号334。比较器304比较my-core-freq信号332及pa]_-freq信号 334,并产生一信号来控制多工器302W选择两输入的较大者，其被多工器302在自己的输 出端作为my-die-化eq信号333。于是，my-die-化eq信号333便是内核106及其伙伴内核 106的综合频率比值。
[0083] -个第二两输入多工器316在一输入端接收my-die-化eq信号333并在另 一输入端接收零348。化se-do-not-化ive-化eq信号354控制了多工器316。如果 fuse-d〇-not-化ive-freq信号354为假（false)，则多工器316选择输入的my-die-freq信 号333的频率比值来作为die-化eq342上的输出；否则，多工器216便选择零348,如此将 发出零到die-化eq信号342上，并致能忍片104的主要内核106来引发真的综合频率比值 到共享的化L444上。于是，除非内核106发出自己的频率比值给化L444,则由内核106 产生的综合die-化eq342数值将会是零。
[0084] 在图4的实施例中，虽然频率比要求产生逻辑322的功能是使用如多工器、比较器 和布林逻辑闽等特定装置来进行，但可理解也可使用其他组合和连续逻辑电路来进行相同 功能。
[00财又，须注意内核的实施例可包括用来协调共享化L444的控制的频率比要求产生 逻辑322W及用来协调共享VRM158的控制的VID产生逻辑122,其未显示于图4中。
[0086] 此外，本发明可应用在许多种类的微处理器组态的对应实施例，例如在CNTR. 2527 中所述，本发明也可应用在可重组的微处理器的对应实施例，例如在CNTR. 2536中所述。
[0087] 尽管本发明描述各种实施例，但不W公开者为限，本领域技术人员皆可依据需求 修改本发明所公开的实施例，然所有不脱离本发明精神的变更仍应包含在后续的专利范围 中。例如，软件可致能功能、架构、模块、模拟、描述和/或测试上述各装置、方法。通过使 用一般程序语言（如C，C++)、硬件描述语言化ardwaredescriptionlanguages,皿L)， 包括Verilog硬件描述语言（VHDL)等，或其他可用的程序，来实现本发明所述的软件。 运样的软件可存储于任何已知的计算机可用的存储介质，如磁带（magnetictape)、半导 体、磁盘（ma即eticdisk)、或光盘（opticaldisc)(例如CD-ROM，DVD-ROM等）、网络、有 线/无线或其他通信媒体。运里描述的装置及方法的实施例可包括在一半导体智能内核 (semiconductorintellec1:ualpropertycore)中，如一微处理器内核（例如内嵌于硬件 描述语言中），且可转成硬件形式，W生产于集成电路上。此外，本发明所述的装置及方法可 微硬件和软件的组合。因此，本发明不应W公开者为限，只应依照所附权利要求书及其等效 者来定义。具体来说，本发明可实作在一能使用于一般用途计算机中的微处理器中。最后， 本领域技术人员在不超过本发明的申请专利范围的领域下，便可使用所公开的概念及特定 实施例为基础来设计或修改其他架构，W实现本发明的相同用途。
【主权项】
1. 一种微处理器，包含： 多个芯片，每个芯片包含： 多个内核，包含一管线；及 一锁相回路PLL，具有一频率比输入值，其中该PLL产生一内核时钟信号来供给该芯片 中的该多个内核的每一个，其中该内核时钟信号具有一频率，其对应于该微处理器基于该 频率比输入值所收到的一总线时钟信号的频率比； 其中，该多个内核的每一个的该管线产生一第一频率比值，其指示该内核的所要求的 频率比，并从该芯片中的其余内核接收该第一频率比值，以及产生一第二频率比值，其为该 芯片中所有内核的第一频率比值的最大者； 其中，如果该内核是该芯片的一主要内核，则该内核提供该第二频率比值至该PLL，而 如果该内核不是该芯片的该主要内核，则提供一零值。2. 如权利要求1所述的微处理器，其中从主要内核而来的该第二频率比值以及从非主 要内核而来的该零值执行OR运算以产生作为结果的该频率比输入值给该PLL。3. 如权利要求1所述的微处理器，其中该多个内核的每一个包含： 一熔丝，指示该内核是否为该芯片的主要内核。4. 如权利要求1所述的微处理器，其中该多个内核的每一个包含： 内核间布线，用来将该第一频率比值传送到该芯片的该多个内核之间。5. 如权利要求1所述的微处理器，其中该微处理器便产生该频率比输入值，无须使用 任何在该多个内核外部的主动逻辑电路。6. -种用来操作一具有多个芯片的微处理器的方法，其中这些芯片的每一个包含多个 内核以及一具有一频率比输入值的锁相回路PLL，其中该PLL产生一内核时钟信号来供给 该芯片中的该多个内核的每一个，其中该内核时钟信号具有一频率，其对应于该微处理器 基于该频率比输入值所收到的一总线时钟信号的频率比，该方法包含： 该多个内核的每一个的管线产生一第一频率比值，其指示该内核的所要求的频率比； 该多个内核的每一个从该芯片中的其余内核接收该第一频率比值； 该多个内核的每一个产生一第二频率比值，其为该芯片中所有内核的第一频率比值的 最大者；及 如果该内核是该芯片的一主要内核，则该内核提供该第二频率比值至该PLL，否则提供 一零值给该PLL。7. 如权利要求6所述的方法，还包含： 将从主要内核而来的该第二频率比值以及从非主要内核而来的该零值执行OR运算， 以产生一作为结果的频率比输入值给该PLL。8. 如权利要求6所述的方法，其中该多个内核的每一个包含： 经由该多个内核的每一个的一熔丝来指示该内核是否为该芯片的主要内核。9. 如权利要求6所述的方法，还包含： 经由内核间布线将该第一频率比值传送到该芯片的该多个内核之间。10. 如权利要求6所述的方法，其中该微处理器便产生该频率比输入值无须使用任何 在该多个内核外部的主动逻辑电路。
【专利摘要】多内核微处理器的共享电源的分布式管理。微处理器提供分布式逻辑并结合用来指示与操作状态相关的电源，如所欲电压和频率比的方法，以共享微处理器电源资源，如一调压器模块(VRM)及锁相回路(PLL)。每个内核产生一数值来指示内核的一所欲操作状态。每个内核也从彼此共享可用资源的内核接收一对应值，并计算出一符合每个共享可用资源的内核的最小需求量的综合值。基于内核是否为了控制或调节可用资源而被选为一主要内核，每个内核更有条件地将此综合值从内核送到可用资源，无须使用任何在多个内核外部的主动逻辑电路，便可将综合值提供给可用共享资源。
【IPC分类】G06F1/32
【公开号】CN105183134
【申请号】CN201510555362
【发明人】达鲁斯.D.嘉斯金斯, G.葛兰.亨利
【申请人】威盛电子股份有限公司
【公开日】2015年12月23日
【申请日】2011年12月22日
【公告号】CN102521207A, CN102521207B, US8631256, US9298212, US20120166832, US20140164816