总线中继装置的制造方法
【技术领域】
[0001]本发明涉及I/O装置的中断，涉及对经由I/O装置与CPU之间的总线的通信进行中继的总线中继装置。
【背景技术】
[0002]存在周期地反复执行S/W处理的系统及其结构。在该系统中，CPU进行S/W处理，在固定的周期内完成S/W处理，在下一周期再次进行S/W处理。作为上述系统的结构，多个I/O装置经由总线中继装置(桥接器)与CPU连接。在为I/O装置与总线中继装置的连接或以一对一(点对点)方式连接的总线的情况下，进行以下(I)、(2)的处理。
[0003](I) I/O装置经由总线中继装置将中断通知给CPU。
[0004](2) CPU发出“中断因素”的读出请求。CPU发出的“中断因素”的读出请求经由总线中继装置到达I/o装置。
[0005]在该情况下，在从I/O装置读出“中断因素”时，从CPU发出“中断因素”的读出请求起到接受“中断因素”为止，CPU处理处于“中断因素”读出等待状态。
[0006]在下述的专利文献I (日本特开平5-257863)中记载有:CPU不读出中断因素而读出总线中继装置相应部分，缩短直到CPU取得中断因素为止的时间。在专利文献I中，在从I/O装置接收到中断通知时，处理单元内的总线中继装置相应部分(ISR读取序列部41)读出中断因素。
[0007]由此，CPU不读出中断因素而读出总线中继装置相应部分，缩短直到CPU取得中断因素为止的时间。
[0008]但是，在CPU读出中断因素之前，总线中继装置相应部分(ISR读取序列部41)需要知道读出地址，需要预先对总线中继装置相应部分设定该地址。如果中断因素的读出地址是固定的，则在该地址以外的系统中不能应对。在中断因素的地址因系统而不同的情况下，需要预先对总线中继装置相应部分(ISR读取序列部41)分别进行对应的地址设定，在该专利的结构中，需要在初始化时进行基于S/W的设定。此外，在读取到中断因素内容的(PU需要根据该内容读出I/O装置内的数据的情况下，不能削减I/O装置内的数据读出的等待时间。此外，在专利文献I中，I/O装置和总线中继装置相应部分通过装置内总线连接，不能应对总线的多级结构。
[0009]现有技术文献
[0010]专利文献
[0011]专利文献1:日本特开平5-257863号公报
【发明内容】
[0012]发明要解决的问题
[0013]现有的缩短读出“中断因素”所需的时间的方法存在以下的课题。
[0014](I)需要预先进行表示“中断因素”的保存场所的地址设定，需要在初始化时进行基于s/w的设定。
[0015](2)此外，不能削减与CPU进行的基于中断因素的处理关联地读出I/O装置内的数据时的I/O装置内的数据读出时间。
[0016](3)此外，不能应对将总线中继装置多级连接而成的总线多级结构。
[0017]本发明正是为了解决上述问题而完成的，其目的在于，
[0018](I)不需要预先进行表示“中断因素”的保存场所的地址设定，不需要变更在现有的缩短读出“中断因素”所需的时间的方法之前使用的S/W处理，
[0019](2)关于在中断因素读出后的处理中产生的I/O装置内的数据读出，也进行时间削减，
[0020](3)即使在为了连接更多的I/O装置而将总线中继装置多级连接的情况下的总线多级结构时，也能够应对上述情况，
[0021]由此，缩短与中断因素相关的处理，增加周期性的S/W处理所需的时间。
[0022]用于解决问题的手段
[0023]本发明的总线中继装置对在CPU(Central Processing Unit:中央处理单元)与I/O (Input/Output:输入输出)装置之间进行通信的中断信息进行中继，所述CPU和其它中继装置中的任意装置与上位侧连接，I/O装置和上位侧之外的其它中继装置中的至少所述I/0装置与下位侧连接，其特征在于，所述总线中继装置具有:
[0024]中断通知接收部，其从下位侧的端口接收I/O装置为发送方的中断通知，输出所述端口的端口号；
[0025]中断因素地址存储部，其保存中断因素地址信息，该中断因素地址信息包含端口号与在中断因素的读出中使用的地址即中断因素地址的多个组；
[0026]地址选择部，其输入所述中断通知接收部输出的所述端口号，基于所输入的所述端口号，从所述中断因素地址存储部的所述中断因素地址信息中取得中断因素地址，并且，基于预先保有的连接信息判断与所输入的所述端口号的端口连接的装置是否是I/O装置，在判断为与所述端口连接的装置是所述I/O装置时，输出从所述中断因素地址存储部取得的中断因素地址；以及
[0027]下位侧发送部，其向与所述端口连接的所述I/O装置发送包含所述地址选择部输出的中断因素地址在内的中断因素的因素读出请求。
[0028]发明效果
[0029]根据本发明，能够提供不需要预先进行表示中断因素的保存场所的地址设定的中断手段。
【附图说明】
[0030]图1是示出实施方式I的总线中继装置I的一级连接的系统2的图。
[0031]图2是示出实施方式I的总线中继装置I的多级(二级)连接的系统3的图。
[0032]图3是实施方式I的总线中继装置I的模块结构图。
[0033]图4是对作为实施方式I的前提的I/O装置与CPU的信息交换进行说明的图。
[0034]图5是示出实施方式I的中断因素地址存储部104具有的地址信息存储表1041的图。
[0035]图6是示出实施方式I的I/O装置内数据读出地址存储部108具有的I/O装置内数据读出地址存储表1081的图。
[0036]图7是示出实施方式I的系统2的动作概要的图。
[0037]图8是示出实施方式I的“ (A)中断通知的接收时动作”中的数据、控制流与构成要素之间的关系的UML时序图。
[0038]图9是示出实施方式I的“⑶中断因素的接收时动作”中的数据、控制流与构成要素之间的关系的UML时序图。
[0039]图10是示出实施方式I的“(C)中断因素的读出请求的接收时动作”中的数据、控制流与构成要素之间的关系的UML时序图。
[0040]图11是示出实施方式I的“(D) I/O装置内数据的读出请求的接收时动作”中的数据、控制流与构成要素的关系的UML时序图。
[0041]图12是示出实施方式I的“(Ε)Ι/0装置内数据的接收时动作”中的数据、控制流与构成要素之间的关系的UML时序图。
[0042]图13是示出实施方式I的中断因素地址存储部104的动作的流程图。
[0043]图14是实施方式I的地址信息存储表1041的初始化处理的流程图。
[0044]图15是实施方式I的连接端口号的登记处理的流程图。
[0045]图16是实施方式I的无效记录的检索处理的流程图。
[0046]图17是实施方式I的发送地址的登记处理的流程图。
[0047]图18是实施方式I的“登记中记录”的检索处理的流程图。
[0048]图19是实施方式I的“登记中记录”的有效化判定处理的流程图。
[0049]图20是实施方式I的地址信息存储表1041的访问历史、访问次数的更新处理的流程图。
[0050]图21是实施方式I的I/O装置内数据读出地址存储部108的动作的流程图。
[0051]图22是实施方式I的I/O装置内数据读出地址存储表1081的初始化处理的流程图。
[0052]图23是实施方式I的向I/O装置内数据读出地址存储表1081登记发送地址的登记处理的流程图。
[0053]图24是实施方式I的I/O装置内数据读出地址存储表1081的中断因素的内容登记、I/O装置内数据读出地址的输出的流程图。
[0054]图25是实施方式I的有效记录登记完成的检索处理的流程图。
[0055]图26是实施方式I的I/O装置内数据读出地址的保存处理和更新处理的流程图。
【具体实施方式】
[0056]实施方式I
[0057]图1和图2示出使用总线中继装置I的系统2、系统3结构。
[0058]图1示出总线中继装置I的一级连接的系统2。
[0059]图2示出总线中继装置I的多级(二级)连接的系统3。如图1、图2所示，系统2、系统3具有总线中继装置1、CPU(Central Processing Unit:中央处理单元)10、I/O (Input/Output:输入输出)装置12、总线11。图1的系统2具有一个CPU 10、一个总线中继装置I和多个I/O装置12。图2的系统3具有一个CPU 10、两个总线中继装置I和多个I/O装置12。
[0060]总线中继装置对在CPU装置与I/O装置之间进行通信的中断信息进行中继。
[0061]如图1、图2所示，在总线中继装置中，CPU和其它中继装置中的任意装置与上位侧连接，I/o装置和上位侧之外的其它中继装置中的至少I/O装置与下位侧连接。
[0062]图3是总线中继装置I的结构图。总线中继装置I具有中断通知接收部101、中断通知发送部102、CPU侧事件接收部103 (上位侧接收部)、中断因素地址存储部104、地址选择部105、读取/事件发行部106 (下位侧发送部)、I/O侧事件接收部107 (下位侧接收部)、I/O装置内数据读出地址存储部108、中断因素内容存储部109 (中断因素存储部)、事件发送部110 (上位侧发送部)、I/O装置内数据存储部111 (内部数据存储部)。
[0063]此外，在总线中继装置I中，如图3所示，在总线中继装置I中，对中断通知151、中断通知接收标志152、连接端口号153、地址参照指示154、地址信息155、发送地址156、中断因素读出指示157、I/O装置内数据读出地址158 (数据读出地址)、读出请求159、读出数据160、中断因素内容161、I/O装置内数据读出地址162、I/O装置内数据163 (内部)数据等进行交换。
[0064]图4是示出作为实施方式I的前提的与I/O装置和CPU的中断相关的信息交换的图。
[0065](STl) I/O装置发送中断通知151。
[0066](ST2)CPU向I/O装置发送中断因素的读出请求159(1)(因素读出请求)作为中断通知151的响应。读出请求159(1)包含用于读出中断因素的地址(以下，有时记作ADR(I))。在以下的实施方式中出现2种读出请求。
[0067]2种读出请求是中断因素的读出请求和I/O装置内数据的读出请求。有时将前者记作读出请求159(1)，将后者记作读出请求159(2)。此外，针对读出请求159(1)、159 (2)的