述元件与本公开有关，但是处理器102可构成片上系统(SOC)并且包括为使处理器102操作所必需的其他常规元件(未解说)。存储器设备104包括至少一个存储器管芯114，并且存储器接口 110经由控制总线116和双向数据总线118与存储器管芯114通信。存储器接口 110负责管理处理器102与存储器设备104之间的通信。系统100还包括功率系统120，功率系统120包括功率控制器122和多个稳压器，这多个稳压器包括第一稳压器124、第二稳压器126、第三稳压器128、第四稳压器130和第五稳压器132，这些稳压器一起形成了参考电压生成器，并且在一些实施例中可包括具有高阻抗梯的有源缓冲器。处理器102经由串行数据总线131和串行时钟总线133与功率控制器122通信。
[0025]存储器接口 110包括通过第一数据线138连接到存储器管芯114上的接收器136的驱动器134，并且存储器接口 110包括通过第二数据线144连接到存储器管芯114上的驱动器142的接收器140。第一和第二数据线138、144代表双向数据总线118的逻辑部分而非分立互连，并且仅为了便于描述而被分开地解说。
[0026]存储器接口 110包括管芯上终接(ODT)逻辑146，其控制用于选择性地将电阻器150连接到功率系统120的第一稳压器124的开关148。开关148受ODT逻辑146控制并且也受控制器108控制，控制器108通过线152连接到ODT逻辑146。当开关148被闭合时，电阻被连接到存储器接口 110中的接收器140以终接第二数据线144并且减少当信号以高速在双向数据总线118的第二数据线144上被传送时可能产生的伪象。存储器管芯114也包括ODT逻辑154，其控制用于选择性地将电阻器158连接到功率系统120的第四稳压器130的开关156。存储器管芯114中的开关156受ODT逻辑154控制并且也受处理器102的控制器108控制，该控制器108通过线160连接到存储器管芯114上的开关156。当开关156被闭合时，电阻被连接到存储器管芯114中的接收器136以终接第一数据线138并且减少当信号以高速在双向数据总线118的第一数据线138上被传送时可能产生的伪象。系统100还包括板上终接(OBT)逻辑162，其控制用于选择性地将电阻器166连接到控制总线116以选择性地将控制总线116连接到功率系统120的第五稳压器132的开关164。控制器108和OBT逻辑162控制开关164的状态，并且控制器108通过线168连接到OBT逻辑162。当开关164被闭合时，电阻被连接到控制总线116以终接控制总线116并且减少当信号以高速在控制总线116上被传送时可能产生的伪象。
[0027]存储器接口 110中的接收器140的一个输入被连接到功率系统120的第二稳压器126，并且存储器管芯114中的接收器136的一个输入被连接到功率系统120的第三稳压器128。第二稳压器126和第三稳压器128向存储器接口接收器140和存储器管芯接收器136提供恰适的参考电压，这些参考电压是基于数据正在双向数据总线118上被传送的速度来选择的。
[0028]现在将描述系统100的操作。系统100将在本文中被描述为以“低”、“中”和“高”数据速率来操作。不具体定义这些数据速率，“低”数据速率是数据能被高效地在系统中转移而不使用信号终接的速率，而“高”数据速率是需要或期望信号终接的速率。如本文中使用的“中”速率是高到足以使得双向数据总线118的终接是期望的，但又低到足以使得控制总线116的终接不必要的速率。在典型系统(诸如DDR 3DRAM)中，低数据率速率可以是低于400MHz (800Mbps)的任何速率，中数据速率是在400与667MHz之间的数据速率，而高数据速率是高于667MHz (1333Mbps)的任何速率。然而，这些值是可编程的并且取决于印刷电路板布线的设计和复杂度。具有不良阻抗和/或迹线偏斜匹配的低成本设计可强制频率阈值降低，而较高质量设计可允许频率阈值被升高。
[0029]系统100用常规方式被初始化，并且存储器接口 110以低数据速率与存储器设备104通信，该低数据速率至少部分地基于全局时钟控制器112设置的时钟速度。当数据是以低数据速率被传送时不要求信号终接，并且控制器108将存储器接口 110的ODT逻辑146中的开关148和存储器管芯114的ODT逻辑154的开关156以及OBT逻辑162的开关164维持在断开状态。此外，控制器108指令功率系统120向存储器接口 110的接收器140提供具有来自第二稳压器126的第一电平的参考电压，并且向存储器管芯114的接收器136提供第二参考电压(其可以与第一参考电压相同)。因为存储器接口 110处或存储器管芯114处或控制总线116上并不需要终接，因此ODT逻辑146或ODT逻辑154或OBT逻辑162消耗非常少的功率；当不要求信号终接时，控制器108可以任选地使得功率控制器122关闭第一稳压器124、第四稳压器130和第五稳压器132，以便达成额外功率节省。
[0030]各种状况可能要求存储器接口 110与存储器设备104之间更高的数据转移速率，例如，当处理器102开始运行图形密集程序时。如之前所讨论的，此类较高数据速率要求信号终接以用于高效数据转移。本文中所描述的此下一数据速率在本文中被称为中速率，并且对于此速率，在双向数据总线118的两端处都应当提供信号终接。以下描述改变双向数据总线118上的数据速率的过程。
[0031]在从一个数据速率向另一数据速率转移期间，双向数据总线118上的数据转移必须被中断或停顿。因此，当CPU 106通知控制器108需要从低数据速率移向中数据速率时，控制器108使得存储器接口 110完成与存储器设备104的任何未完成的事务并且接着停止在双向数据总线118上发送数据。在此时间期间，存储器设备104进入自刷新模式以保留其内容。接着，控制器108信令通知功率控制器122以使得第二稳压器126改变提供给存储器接口 110的接收器140的第一参考电压，并且使得第三稳压器128改变提供给存储器管芯114的接收器136的第二参考电压。电源120和其中的第一到第五稳压器124-132被配置成迅速改变电压而不产生显著的噪声，因为参考电压能被改变和稳定得越快，数据话务在双向数据总线118上就能恢复得越快。
[0032]该电压改变可以例如通过使用如图2中所解说的功率控制器122中的合适的电路系统来完成。控制器108经由串行数据总线131和串行时钟总线133与功率控制器122通信。传送的分组(未被解说)具有命令部分、地址部分和数据部分，并且这允许控制器108对功率控制器122进行写、读和控制。
[0033]图2解说了从第一稳压器124产生输出的功率控制器122的一部分；类似的电路系统控制第二到第五稳压器126、128、130、132的输出，但是并未具体解说。来自控制器108的传入分组由逻辑解码200检视，其确定要执行何种类型的操作以及要将该数据路由到何处。为了改变来自第一稳压器124的电压Vout，来自控制器108的分组将二进制电压表示写入到对应寄存器202中，并且该寄存器202的输出，即控制位203闭合控制开关204中恰适的数个。这通过这些控制电阻器205建立了第一稳压器124的预定Vout。第一稳压器124从带隙参考201接收输入并且从控制电阻器网络205接收第二输入以用于建立输出电压。
[0034]功率控制器122包含众多稳压器，这些稳压器的电压可以使用该方案来被独立控制。对于控制器108来说也有可能从功率控制器122读回信息，包括控制位203的值。在速度切换期间，系统100中的众多电压可能需要被迅速重编程，并且这一简单且高效的接口准许快速电压重编程并且降低了总体系统时间。被供应给各种终接的终接电压由第一稳压器124的晶体管输出以及第二到第五稳压器126-132的对应晶体管输出(未解说)直接驱动。这导致了非常低的输出阻抗并且相应较快的瞬态响应(与传统电阻器式分压器相比而言)，这显著地降低了总线停顿的历时。此外，当终接开关148、156、164断开时，没有电流流过第一到第五稳压器124-132的输出晶体管(相比于流过传统电阻器式分压器的静态电流而言)。最终，在可能需要支持多个DRAM接口标准的系统中，所有稳压器的数字可重编程性提供了相对于传统电阻器式分压器而言显著的灵活性。例如，DDR3、DDR3L和DDR4设备仅通过重编程第一到第五稳压器124-132就能在相同的平台上被支持。
[0035]控制器108还信令通知存储器接口 110上的ODT逻辑146以闭合开关148从而终接第二数据线144，并且信令通知存储器管芯114上的ODT逻辑154以闭合开关156并终接第一数据线138。假使第一稳压器124和第四稳压器130在之前为了功率节省原因而被降电，那么功率控制器122还必须重新激活它们。时钟速率被从低速率提高到中速率，并且一旦功率系统120提供的电压稳定下来，系统100就会准备好恢复数据转移。启用存储器接口 110和存储器管芯114上的ODT逻辑146、154所花费的时间要少于使功率系统129所提供的电压稳定所花费