实体储存对照表维护方法以及使用该方法的装置的制造方法【
技术领域：
】[0001]本发明有关于一种快闪存储器装置，特别是一种实体储存对照表产生方法以及使用该方法的装置。【
背景技术：
】[0002]快闪存储器装置通常分为N0R快闪装置与NAND快闪装置。N0R快闪装置为随机存取装置，而可于地址脚位上提供任何的地址，用以存取N0R快闪装置的主装置(host)，并及时地由N0R快闪装置的数据脚位上获得储存于该地址上的数据。相反地，NAND快闪装置并非随机存取，而是串行存取。NAND快闪装置无法像N0R快闪装置一样，可以存取任何随机地址，主装置反而需要写入串行的比特组(bytes)的值到NAND快闪装置中，用以定义请求命令(co_and)的类型(如，读取、写入、抹除等)，以及用在此命令上的地址。地址可指向一个页面(在快闪存储器中的一个写入作业的最小数据块)或一个区块(在快闪存储器中的一个抹除作业的最小数据块)。实际上，为了提升写入的速度，一段连续逻辑位置的数据可能被散布放置于数个实体的储存单元中，并且使用实体储存对应表来指出被写入到实体储存单元中的何处。本发明提出一种实体储存对应表产生方法，用以提升重建速度，以及使用该方法的装置。【
发明内容】[0003]本发明的实施例提出一种实体储存对照表维护方法，由处理单元执行，至少包含下列步骤:驱动存取介面，用以从储存单元中的区块的最后一个页面读取群组对照表，并且储存群组对照表至动态随机存取存储器。依据群组对照表驱动存取介面，用以从储存单元读取多个群组的数据，并且储存群组的数据至动态随机存取存储器中的实体储存对照表的指定位置。[0004]本发明的实施例提出一种实体储存对照表维护装置，至少包含存取介面与处理单元。存取介面耦接于储存单元。处理单元耦接于上述存取介面，驱动存取介面从储存单元中的区块的最后一个页面读取群组对照表，以及储存群组对照表至动态随机存取存储器。接着，处理单元依据群组对照表驱动存取介面从储存单元读取群组的数据，以及储存上述群组的数据至上述动态随机存取存储器中的实体储存对照表的指定位置。[0005]每一群组储存一段逻辑区块地址区间的数据实际储存于储存单元中的哪个位置的信息。【附图说明】[0006]图1是依据本发明实施例的快闪存储器的系统架构示意图。[0007]图2是依据本发明实施例的快闪存储器中的储存单元示意图。[0008]图3是依据本发明实施例的实体储存对照示意图。[0009]图4是依据本发明实施例的实体储存对照表的切分示意图。[0010]图5是依据本发明实施例的更新实体储存对照表的状态图。[0011]图6是依据本发明实施例的执行于数据写入状态中的方法流程图。[0012]图7是依据本发明实施例的执行于实体储存对照表写入状态中的方法流程图。[0013]图8是依据本发明实施例的未储存群组队列示意图。[0014]图9是依据本发明实施例的群组对照表示意图。[0015]图10是依据本发明实施例的执行于实体储存对照表写入状态中的方法流程图。[0016]图11是依据本发明实施例的群组及群组对照表储存示意图。[0017]图12是依据本发明实施例的重建实体储存对照表的方法流程图。[0018]符号说明[0019]10系统；110处理单元；[0020]120动态随机存取存储器；[0021]150存取介面；160主装置；[0022]170存取介面；180储存单元；[0023]210存储器单元阵列；220行解码单元；[0024]230列编码单元；240地址单元；[0025]250数据缓存器；300实体储存对照表；[0026]310实体位置信息；310a区块编号；[0027]310b单元编号；400_0?400_n群组；[0028]510闲置状态；530数据写入状态；[0029]550实体储存对照表写入状态；[0030]570群组对照表写入状态；[0031]S611?S671方法步骤；[0032]S711?S731方法步骤；[0033]800未储存群组队列；[0034]900群组对照表；[0035]900_0?900_n储存格；[0036]S1011?S1041方法步骤；[0037]1100储存单元中存放实体储存对照表的区块；[0038]S1211?S1241方法步骤。【具体实施方式】[0039]以下说明为完成发明的较佳实现方式，其目的在于描述本发明的基本精神，但并不用以限定本发明。实际的【
发明内容】必须参考之后的权利要求范围。[0040]必须了解的是，使用于本说明书中的“包含”、“包括””等词，用以表示存在特定的技术特征、数值、方法步骤、作业处理、元件以及/或组件，但并不排除可加上更多的技术特征、数值、方法步骤、作业处理、元件、组件，或以上的任意组合。[0041]在权利要求中使用如”第一”、〃第二〃、〃第三〃等词用来修饰权利要求中的元件，并非用来表示之间具有优先权顺序，先行关系，或者是一个元件先于另一个元件，或者是执行方法步骤时的时间先后顺序，仅用来区别具有相同名字的元件。[0042]图1是依据本发明实施例的快闪存储器的系统架构示意图。快闪存储器的系统架构10中包含处理单元110，用以写入数据到储存单元180中的指定地址，以及从储存单元180中的指定地址读取数据。详细来说，处理单元110透过存取介面170写入数据到储存单元180中的指定地址，以及从储存单元180中的指定地址读取数据。系统架构10使用数个电子信号来协调处理单元110与储存单元180间的数据与命令传递，包含数据线(dataline)、信号时钟信号(clocksignal)与控制信号(controlsignal)。数据线可用以传递命令、地址、读出及写入的数据；控制信号线可用以传递芯片致能(chipenable，CE)、地址提取致能(addresslatchenable,ALE)、命令提取致能(commandlatchenable,CLE)、写入致能(writeenable,WE)等控制信号。存取介面170可采用双倍数据率(doubledatarate,DDR)通讯协定与储存单元180沟通，例如，开放NAND快闪(openNANDflashinterface,0NFI)、双倍数据率开关(DDRtoggle)或其他介面。处理单元110另可使用存取介面150透过指定通讯协定与主装置160进行沟通,例如,通用串行总线(universalserialbus,USB)、先进技术附着(advancedtechnologyattachment,ΑΤΑ)、串行先进技术附着(serialadvancedtechnologyattachment,SATA)、快速周边兀件互联(peripheralcomponentinterconnectexpress,PC1-E)或其他介面。[0043]图2是依据本发明实施例的快闪存储器中的储存单元示意图。储存单元180可包含由MxN个存储器单元(memorycells)组成的阵列(array)210,而每一个存储器单元储存至少一个比特(bit)的信息。快闪存储器可以是NAND型快闪存储器，或其他种类的快闪存储器。为了正确存取信息，行解码单元220用以选择存储器单元阵列210中指定的行，而列编码单元230用以选择指定行中一定数量的比特组的数据作为输出。地址单元240提供行信息给行解码器220，其中定义了选择存储器单元阵列210中的那些行。相似地，列解码器230则根据地址单元240提供的列信息，选择存储器单元阵列210的指定行中一定数量的列进行读取或写入操作。行可称为为字元线(wordline)，列可称为比特线(bitline)。数据缓存器(databuffer)250可储存从存储器单元阵列210读取出的数据，或欲写入存储器单元阵列210中的数据。存储器单元可为单层式单元(single-levelcells,SLCs)、多层式单兀(mult1-levelcells,MLCs)或三层式单兀(triple-levelcells,TLCs)。[0044]主装置160可透过存取介面150提供逻辑区块地址(LBA,LogicalBlockAddress)给处理单元110，用以指示写入或读取特定区域的数据。然而，为为最佳化数据写入的效率，存取介面170将一段具有连续逻辑区块地址的数据分散地摆放在储存单元180中的不同实体区域。因此，需要于动态随机存取存储器中储存一个实体储存对照表(storagemappingtable,又称为H2FHost-to-Flash表)，用以指出每个逻辑区块地址的数据实际储存于储存单元180中的哪个位置。图3是依据本发明实施例的实体储存对照示意图。实体储存对照表30当前第1页1 2 3