一种等时延布线方法及装置的制造方法
【技术领域】
[0001] 本发明涉及电子设计自动化领域，尤其涉及一种等时延布线方法及装置。
【背景技术】
[0002] 随着电子技术的不断发展，提高了对集成电路的电子设计自动化软件的布线要 求。目前主流的布线方法是首先采用自动布线再结合手动布线进行微调的方式，自动布线 具有速度快、准确性高的特点，手工布线对自动布线的存在的局部的不合理的设计进行调 整，以此提高布线效率，减少集成电路大量元器件带来的巨大工作量。
[0003] 针对不同的应用需求，需采用不同的布线方案，目前常用的布线方案有等电阻布 线、定值电阻布线等，其中对等电阻的布线需求较为普遍。目前对于普通集成电路的布线工 艺中一般仅考虑到所布网线不违反最小线宽和最小间距的要求，没有考虑到各个网线上信 号传输的时延值相等的问题。对集成电路来说，在进行电路布线时使各个网线的信号传输 时延值相等或者其时延差在一个可接受的范围内，能够使集成电路展现更优异的性能。
[0004][0005] 公布号为CN203882295U的中国专利公开了一种电容式触摸屏显示器的布线结构， 包括:一柔性电路板、第一布线层和第二布线层；由触摸屏短边引出的竖向引线和由触摸屏 短边引出的横向引线;竖向引线通过第二布线层连接至柔性电路板;横向引线包括至少一 组第一横向引线和至少一组第二横向引线;第一横向引线通过第一布线层连接至柔性线路 板;第二横向引线由第二布线层连接至柔性线路板;第一横向引线和第二横向引线均靠近 触摸屏长边沿布置。该专利虽然涉及布线结构，但是没有涉及等时延的布线问题。该专利的 不足之处在于，增加了网线的长度，增大了电阻影响信号的传输。进一步，该专利增大了电 路板的体积和面积，不利于集成电路设计。
【发明内容】
[0006] 针对现有技术之不足，本发明提出一种等时延布线方法，其特征在于，所述方法至 少包括：
[0007] 识别待布线区域的几何参数并基于所述几何参数将待布线区域分割成串列的几 何子段并产生初始布线；
[0008] 计算至少一个几何子段和/或每根网线的电阻与电容参数；
[0009] 基于每根网线的每个几何子段的电阻与电容参数计算网线的时延参数；
[0010] 基于所述时延参数与预设时延参数的比较来适应性地调整相应的几何子段和/或 网线的几何特征和/或位置。
[0011] 根据一个优选实施方式，所述方法还包括:计算调整后的网线的时延参数并与预 设时延参数进行比较来选择性地进行再次调整。
[0012] 根据一个优选实施方式，在所述时延参数中的时延差值大于预设时延参数的情况 下，计算对应的几何子段和/或网线的网线宽度调整值。
[0013] 根据一个优选实施方式，分割待布线区域的方法至少包括：
[0014] 找出不在起始边和/或终结边上的一个顶点，并以所述顶点构成的角向待布线区 域内作其角平分线；
[0015] 根据所述角平分线最先与外边、其他角平分线、起始边和终结边中的一个相交的 情况做出相应的内边，由此将待布线区域分割成凸四边形和/或三角形。
[0016] 根据一个优选实施方式，计算网线的时延参数的方法至少包括：
[0017] 基于Elmore时延模型和对应的每个几何子段的电阻和电容参数计算网线的时延 参数，其中，
[0018] 时延参数七戈
t为网线的几何子段数目，η为第i段的电 阻，Cl为第i段的电容。
[0019] 根据一个优选实施方式，几何子段为凸四边形的电阻计算方法至少包括：
[0020] 找出并连接凸四边形的任意两条对边的中点作为凸四边形的等效高度；
[0021] 根据两个中点的连线与两个对边的夹角或根据凸四边形的四个顶点到两个中点 的连线的距离得到等效上底宽度和等效下底宽度；
[0022] 基于等效高度、等效上底宽度、等效下底宽度计算凸四边形的电阻值。
[0023] 根据一个优选实施方式，几何子段为凸四边形的电容计算方法至少包括：
[0024] 基于凸四边形的面积计算所述几何子段与衬底及其它布线层金属导线之间的第 一耦合电容和所述几何子段与同层相邻网线之间的第二耦合电容；
[0025] 所述几何子段的总电容为所述第一親合电容和第二親合电容之和。
[0026] 根据一个优选实施方式，计算几何子段的网线宽度调整值的方法包括：
[0027] 计算待布线区域内每条内边的权重；
[0028] 计算每个几何子段的时延参数并对其求微分；
[0029] 根据所述时延差值、内边的权重和每个几何子段时延参数的微分得到几何子段的 网线宽度调整值。
[0030] 根据一个优选实施方式，所述方法进一步包括:检测每根网线分割后的几何子段 的形状，在几何子段不为凸四边形和/或三角形的情况下，对其进行二次分割;和/或
[0031] 检测调整后的网线宽度值、相邻网线之间的间距并选择性地进行调整，使其满足 用户预设的工艺参数。
[0032] 本发明还提供一种等时延布线装置，其特征在于，包括：
[0033]用于识别待布线区域的几何参数的区域识别模块；
[0034] 用于基于所述几何参数将待布线区域分割成串列的几何子段并产生初始布线的 分割布线模块；
[0035] 用于计算至少一个几何子段和/或每根网线的电阻/电容参数和/或每根网线的时 延参数的计算分析模块；
[0036] 用于基于所述时延参数与预设时延的比较来适应性地调整相应的几何子段和/或 网线的几何特征和/或位置的调整输出模块。
[0037]本发明的有益效果在于：
[0038] 1、不增加网线的长度，实现从起始端口到终结端口之间的网线的时延值相等或近 似相等，从而实现集成电路中每根网线所驱动的元件响应时间一致。
[0039] 2、不增加网线的时延值，使每根网线的时延值尽量小，降低传输信号的时间，提高 芯片的主频。
[0040] 3、在符合工艺设计的条件下，网线宽度和长度的减少，降低了集成电路所占的空 间，提尚了集成性能。
【附图说明】
[0041] 图1是本发明等时延布线方法的处理流程图；
[0042] 图2是本发明等时延布线装置的结构示意图；
[0043] 图3是本发明待布线区域的分割示意图；
[0044] 图4是本发明待布线区域的另一分割示意图；
[0045] 图5是本发明计算凸四边形电阻/电容的示意图；和
[0046] 图6是本发明计算网线时延参数对几何子段微分宽度的示意图。
[0047] 附图标记列表
[0048] 10:区域识别模块20:分割布线模块30:计算分析模块 [0049] 40:数据存储模块50:调整输出模块501:比较模块 [0050] 502:检测模块
【具体实施方式】
[0051 ]下面结合附图进行详细说明。
[0052] 本发明所指的"内边"是指通过对待布线区域分割后增加的边，如图3中的L2R2和 LlRl〇
[0053] 本发明所指的"起始边"具有网线起始端口PIN的边，如LORO; "终结边"是指具有网 线终结端口 PIN的边，如L3R3。
[0054] 本发明所指的"外边"是指区域边界边中除了起始边和终结边以外的边均称为外 边，如L2L1、R0R3、L3L2、L1L0。
[0055] 本发明所指的"几何子段"是指凸四边形和/或三角形。
[0056]本发明所指的"凸四边形"是指每个角的角度均不大于180°的四边形。本发明所指 的"几何特征"是指几何子段和/或网线的宽度和形状。
[0057] 本发明所指的"工艺参数"是指最小线宽值和最小间距值。
[0058] 本发明提出一种等时延布线方法，该方法与现有的布线软件结合，能够实现在满 足工艺的条件下，待布线区域内的每根网线的时延值相等并且其时延尽量小。
[0059] 本发明的等时延布线方法主要包括识别待布线区域的几何参数并基于几何参数 将待布线区域分割成串列的几何子段并产生初始布线。计算至少一个几何子段的电阻/电 容参数。基于网线每个几何子段的电阻和电容参数计算网线的时延。基于网线的时延与其 预设时延的比较来适应性地调整相应的几何子段和/或网线的几何特征和/或位置。
[0060] 实施例一
[0061] 图1为本发明等时延布线方法的处理流程图。以图1为例，本发明的等时延布线方 法具体以下步骤：
[0062] S01:读入布线区域与待布线端口信息，包括起始端口和终结端口的数目和