一种预布线改善时延的方法
【技术领域】
[0001]预布线改善时延的方法是EDA工具在物理设计过程中的布局阶段通过预布线对时延预估分析、进而对时延进行改善的方法。本发明属于EDA设计领域。
【背景技术】
[0002]超深亚微米工艺条件下的后端物理设计日趋复杂，不得不依赖于EDA(电子设计自动化)工具的辅助。芯片的内部时延是提闻芯片的速度性能的关键，所以超闻速、低功耗、闻性能的集成电路发展对时延提出了更高的设计要求。同时为了提高芯片的可制造性，当今的EDA工具在各个物理设计阶段都希望对时延进行优化，从而减少设计迭代和提高芯片的成功率。
[0003]一般而言，减少电路时延可从三个层次上采用相应的措施:1)逻辑级，即在逻辑设计阶段，改善门互连结构，以减少总的路径时延；2)版图拓扑级，即考虑单元电路的布局布线等版图设计连线的延迟特性，以减少关键路径或者关键线网的时延；3)实体级，即调整晶体管和连线的长度与宽度活增加缓冲器，改善时延。随着电路集成度和规模的变大，线上延迟远远超过了门延迟，优化线上延迟是优化延迟的关键，因此在版图级，实现时延驱动的布局布线，能够更好的优化时延。
[0004]随着电路规模的增大，布局布线变得耗时和复杂。如果布线之后作时延预估后改善时延，准确性高，因为已经有实际的走线，但因为布线过程非常耗时，并且如果出现时延问题需要重新回到布局阶段改动布局，这样就造成了设计回溯，浪费时间。因此希望在布局阶段尽可能的进行时延优化，减少设计回溯，提高电路性能。现在大多布局过程是一个迭代过程，希望在布局迭代过程中，能够逐步改善时延，通过在布局过程中进行合理快速的时延估计，指导布局，优化时延。
[0005]因此在这里我们提出了一种方法:布局阶段预估布线改善时延的方法，它提供了一种快速预布线的方法，保证了时延估计的准确性和快速性，根据预估的时延，提供了布局阶段优化时延的方案，从而改善了时延，保证了芯片的时延性能。
【发明内容】
[0006]本发明提出一种预估布线改善时延的方法，这种方法在布局过程中根据预布线的结果进行时延预估，然后根据预估时延结果改变布局，优化时延。本文将详细阐述预布线的方法和根据预估时延结果改善时延的方法。
[0007]预布线是对已有布局给出一个走线方案，对于预布线的要求是速度快，结果尽量和实际布线相近。本文中，预布线主要为了给提取过程提供一个合理走线，然后对线网进行参数提取，进而进行时延分析。
[0008]为了保证预布线和实际走线的相似度，需要对于走线资源进行合理分配，模拟实际走线，避免局部走线过于拥挤，走线过程中需要考虑拥挤度问题，绕开拥挤区域。我们的布线方法中线网拆分采用了最小生成树的算法，因为最小生成树算法与最后的详细布线比较贴近，走线采用曼哈顿距离。首先，对线网进行拆分，通过最小生成树将线网拆分成若干个两端线网，如图1A所示，这个5端线网根据最小生成树原理可以拆分为4个两端线网，分别为(V1，V2)，(V2，V3)，(V3, V4)，(V4，V5)。然后，我们采用曼哈顿距离连接每个两端线网，如图1B所示，连接过程中会考虑拥挤度问题，避免局部过于拥挤。最后，对于走线进行层分配，将走线合理的分配到每个布线层上，保证每层的走线资源都得到了充分利用，为了更加接近实际布线，将布线按照临近布线轨道原则将其分配到走线通道上。举例说明走线的层分配如图2所示，图2中的三端线网的走线将分布到两个布线层上，虚线代表通孔，其中(A，B)两端线网的走线{L1，L2}恰好在通道上，直接分配到两层上的走线通道；对于(B，C)两端线网的开始走线为{L3，L5}，而L3位于两个走线通道中间，我们将其就近分配到走线通道上，同时会产生一个小短线L4，从而完成线网(B，C)的连接。在预布线中，通孔的完全重叠也会严重影响参数提取的结果，因此我们对于完全重叠的通孔会将其错开一定的距离，从而保证提取的精确度。精确的提取结果保证了时延估计的准确性，为后面的时延改善提供了可靠的时延预估结果。
[0009]改善时延的方法:预布线之后，进行参数提取，然后通过时延分析得到关键路径。得到关键路径之后，我们对于关键路径进行分析，得到关键线网，更改关键线网的权重值，继续进行布局迭代，对于权重加重的线网单元重新进行摆放。在布局迭代过程中，重复这个过程，最终使得时延得到改善。
[0010]【附图说明】:
图1最小生成树拆分线网图2预布线中的层分配具体实施步骤:
结合一个具体的实例说明预估布线改善时延的方法，操作流程步骤如下:
1)准备电路单元库文件，有连接关系的电路网表文件，定义时钟和时延约束的文件；
2)打开EDA布局工具，启动布局；
3)进行预布线。
[0011]4)对预布线进行提取，然后进行时延分析，得到关键路径。
[0012]5)重新设置关键路径的线网权重，继续进行布局。
[0013]重复3-5，直至关键路径减少到一定数量。布局结束。
【主权项】
1.一种预布线改善时延的方法，涉及到EDA设计工具的主要特征为: (I )预布线的方法，最小生成树拆分线网，能够快速模拟实际布线，同时结合了提取要求的特征，对线进行层分配，保证了提取的准确性； (2 )根据预布线的结果，提取，然后进行时延分析得到关键路径； (3 )设置关键线网的权重，参与布局迭代过程，从而优化时延。
2.具有特征(I)、(2)的组合。
3.具有特征(I)、(2)、(3)的组合。
【专利摘要】由于超深亚微米工艺技术的发展，芯片的时延优化是芯片设计的一个重要目标，这关系到芯片速度的提高。本文提出了一种预布线改善时延的方法，此预布线方法可以快速的提供布线结果，解决了实际布线因为耗时不能加入到布局过程进行时延预估的局限性，同时此预布线方法很好的结合了提取的要求，保证了提取的精确性，进而保证了时延分析的准确性。针对预布线之后时延分析的结果，提出了布局阶段改善时延的方法，通过对时延分析后的关键线网进行权重设置，不断对布局进行迭代修正，最终达到优化时延的目的。
【IPC分类】G06F17-50
【公开号】CN104715097
【申请号】CN201310691454
【发明人】闫海霞, 陆涛涛, 贾艳明, 李春伟
【申请人】北京华大九天软件有限公司
【公开日】2015年6月17日
【申请日】2013年12月17日