Ddr3接口中的fpga设备的复位、读写校准方法及设备的制造方法
【技术领域】
[0001]本发明涉及通信技术领域，尤其是涉及一种应用在第三代双倍数据速率(DoubleData Rate 3，DDR3)接口中的现场可编程门阵列的数据读、写校准方法及现场可编程门阵列设备(Field Programmable Gate Array，FPGA)。
【背景技术】
[0002]在传统设计[CN201310180043.8]中FPGA往往作为DDR控制器对主存储器进行访存相关操作进行合理调度，缩短访存时间，提高主存储器的带宽目的，对于将FPGA作为DDR存储器一端的设计比较少见。[CN200910119666.8]提出了一种FPGA位于DDR存储器一端的设计，该设计能够接受来自DDR控制器的读写操作。
[0003]但随着集成电路的飞速发展，处理器主频和带宽有了很大的提高，处理器上会集成多个DDR控制器，这些DDR控制器进行了多次版本升级，以满足不断推出的高速度、高带宽、大容量主存储器。根据 2010 年 JEDEC (Joint Electronic Devices EngineeringCouncil，联合电子器件与设备委员会)颁布了新一代内存规范JESD79-3E(即DDR3内存规范)，DDR3控制器向DDR3存储器发出复位、读写校准、读写操作等命令，DDR3存储器按照规范定义正确响应接收到的命令，完成数据的读写工作。现有技术[CN200910119666.8]提出了一种FPGA位于DDR存储器一端的设计方法没有复位控制功能和读写校准功能(WriteLeveling and Read Leveling)，不符合规范的流程要求，因此，无法满足DDR3控制器需求。
[0004]本发明主要提供了一种DDR3接口中的FPGA的复位、写校准、读校准的操作方法，使得DDR3控制器和FPGA组成的DDR3系统满足规范需求。
【发明内容】
[0005]为解决上述问题，本发明特提供了一种DDR3接口中的FPGA的复位、写校准、读校准的操作方法及FPGA设备，提出了一种满足DDR3规范的DDR3系统。
[0006]—种DDR3接口中FPGA设备的复位操作方法包括以下步骤:
FPGA设备上电后等待电源和时钟稳定；
FPGA设备接收来自DDR3接口中DDR3控制器的信息发送端口的复位管脚的复位信号(Reset)，收到Reset为高电平后，复位FPGA设备中的所有模块。
[0007]—种DDR3接口中现场可编程门阵列FPGA设备的写校准方法包括以下步骤:
FPGA设备接收来自DDR3控制器的信息发送端口的差分时钟信号(CK与CK#)和时钟使能信号(CKE);
FPGA设备将自身的时钟信号调整为接收到的DDR3控制器的信息发送端口的时钟信号；FPGA设备接收来自DDR3控制器的信息发送端口的操作命令后，根据DDR3控制器的信息发送端口的时钟信号对接收到的操作命令进行译码，确定接收到写校准命令；
FPGA设备接收来自DDR3控制器的信息发送端口的数据选通信号(DQS与DQS#)；
FPGA设备将接收到的差分时钟信号(CK与CK#)对数据选通信号(DQS与DQS#)进行上升沿采样，采样值到数据选通信号(DQS与DQS#)为高电平时，对数据信号(DQ)赋值为I。
[0008]一种DDR3接口中现场可编程门阵列FPGA设备的读校准方法包括以下步骤:
FPGA设备接收来自DDR3接口中DDR3控制器的信息发送端口的差分时钟信号(CK与CK#)和时钟使能信号(CKE);
FPGA设备将自身的时钟信号调整为接收到的DDR3控制器的信息接收端口的时钟信号；FPGA设备接收来自DDR3控制器的信息发送端口的操作命令后，根据DDR3控制器的信息发送端口的时钟信号对接收到的操作命令进行译码，确定接收到读校准命令；
FPGA设备按照DDR3控制器的信息接收端口的时钟信号，将固定输出突发长度为8bits的“O 111 I”数据输出DDR3控制器。
[0009]一种DDR3接口中的FPGA设备，通过FPGA设备作为DDR3系统中的DDR3 memory—侧，FPGA根据DDR3控制器的复位、写校准、读校准命令，完成DDR3读写操作前的初始化，所述FPGA设备包括锁相环模块、命令译码模块、地址转换模块、数据处理模块、数据存储模块，其中:
锁相环模块，用于接收DDR3控制器的信息发送端口的时钟信号，并将接收到的时钟信号进行相位和频率调整后作为命令译码模块、地址转换模块、数据处理模块和数据储存模块的时钟信号；
命令译码模块，用于根据DDR3控制器的信息发送端口的时钟信号，对来自DDR3控制器的操作命令进行译码，将译码后的操作命令发送到数据处理模块；
地址转换模块，用于在接收到来自DDR3控制器的操作命令后，根据DDR3控制器的信息发送端口的时钟信号，将来自DDR3控制器的外部输入地址转换为FPGA设备内部存储地址；数据处理模块，用于接收命令译码模块的操作命令，根据操作命令进行复位、写校准、读校准、ZQ校准操作、写操作和读操作；
数据存储模块，用于存储数据。
[0010]本发明的优点在于:通过FPGA设备作为DDR3系统中的DDR3 memory—侧，FPGA根据DDR3控制器的复位、写校准、读校准命令，完成DDR3读写操作前的初始化。提出了一种由DDR3控制器与FPGA组成的DDR3系统，该系统能够按照DDR3规范完成数据的接收和发送。
【附图说明】
[0011]图1为本发明的DDR3接口中的FPGA设备的复位操作的执行示意图；
图2为本发明的DDR3接口中的FPGA设备的写校准操作的执行示意图；
图3为本发明的DDR3接口中的FPGA设备的读校准操作的执行示意图；
图4为本发明的在DDR3接口中实现写校准的FPGA设备结构示意图；
图5为本发明的在DDR3接口中实现读校准的FPGA设备结构示意图；
图6为本发明的同时在DDR3接口中实现复位、写校准、读校准、ZQ校准、写操作、读操作的FPGA设备结构示意图。
【具体实施方式】
[0012]为了满足DDR3系统的要求，本发明提出了扩展现场可编程门阵列(FieldProgrammable Gate Array, FPGA)设备的功能，使其与DDR3控制器配合组成DDR3系统，该系统按照DDR3规范要求进行复位、读写校准操作。
[0013]下面结合说明书附图对本发明实施例进行详细描述。
[0014]在由DDR3控制器和FPGA设备组成的DDR3系统中，DDR3控制器与FPGA设备间可以通过DDR3规范定义的信号线进行通信，FPGA设备的操作包括复位、写校准、读校准，下面分别对复位、写校准、读校准方法进行描述。
[0015]如图1所示，为本发明DDR3接口中的FPGA设备的复位操作的执行示意图，所述FPGA设备的复位操作包括以下步骤:
步骤101:FPGA设备上电后等待电源和时钟稳定。
[0016]步骤102:FPGA设备接收来自DDR3接口中DDR3接口控制器的信息发送端口的复位管脚的复位信号，检测到Reset为低电平后，复位FPGA设备中的所有功能模块。
[0017]FPGA设备复位过程采用自身的参考时钟，一旦电源和时钟稳定后会进行设备内部复位，再等待DDR3控制器的复位信号。
[0018]DDR3接口控制器的信息发送端口的复