GA处理芯片101处理的运行缓存数据和加解密完毕数据。
[0035]本发明实施例中优选的，所述专用加解密算法芯片105适用于对数据的加解密运算，与所述FPGA处理芯片101相连接，接收所述FPGA处理芯片101发送的请求数据并向所述FPGA处理芯片101发送加解密完毕数据。
[0036]本发明实施例中优选的，所述专用加解密算法芯片104为4片并行的专用加解密算法芯片。
[0037]本发明实施例中优选的，还包括电源管理模块，适用于对所述加解密卡的芯片提供并且管理控制电流输出和信号负载电流。
[0038]本发明实施例中优选的，所述FPGA处理芯片104内置防火墙，适用于杜绝驱动程序和外部程序的恶意访问。
[0039]实施例二、基于PC1-E总线技术的加解密卡。
[0040]图2为本实用新型实施例二的基于PC1-E总线技术的加解密卡结构示意图，如图2所示，包括FPGA处理芯片101、配置程序存储单元Flash芯片102、存储单元103、PC1-E单元104、专用加解密算法芯片105、随机数发生单元107和主机106、电源管理模块(图中未示出)。
[0041]在本实用新型实施方式中，加解密卡的FPGA处理芯片101、配置程序存储单元Flash芯片102、PC1-E单元104及存储单元103以FPGA处理芯片101为核心构建成为一个SOC (System On Chip，系统及芯片或片上系统)。
[0042]其中，FPGA处理芯片101用于配置加解密卡中的配置程序存储单元Flash芯片102、PC1-E单元104和存储单元103等各个模块。
[0043]在本实用新型一种加解密卡的实施方式中，采用FPGA处理芯片101作为处理单元，是整个加解密卡的核心，FPGA处理芯片101具有处理速度快，可重复编程优化等优点，可以处理大量数据，后期还能通过修改处理单元FPGA101程序来对数据处理做进一步的优化，提高加解密卡的性能和可靠性。在本实施方式中，FPGA处理芯片101采用XILINX的SPARTAN系列芯片，通过配置程序可实现大数据量的各模块单元之间的通信控制，并能在FPGA处理芯片101中内置防火墙，杜绝驱动程序和外部程序的不友好访问，大大提高加解密卡的安全性。
[0044]配置程序存储单元Flash芯片102用于配置加解密卡的FPGA处理芯片101和专用加解密算法芯片105的通信方式以及算法选择。为了能使FPGA处理芯片101中对数据处理的能力尽可能高和节省FPGA处理芯片101的资源，将加解密时FPGA芯片101和专用加解密算法芯片105内部的通信方式配置和算法选择配置的配置程序存储于所述配置程序存储单元Flash芯片102，需要改变通信方式和选择算法时随时可由FPGA处理芯片101调用。
[0045]PC1-E单元104用于加解密卡和主机106之间的通信。在本实用新型实施方式中，PC1-E单元104包括PC1-E接口模块和PC1-E接口控制芯片。其中PC1-E接口模块用于加解密卡和主机106间的数据传输。PC1-E接口控制芯片用于控制PC1-E接口模块的数据通信，主要为FPGA处理芯片101芯片提供主机106的请求数据。
[0046]随机数发生单元107与FPGA处理芯片101相连接，用于产生真随机数。
[0047]存储单元103用于存储加解密卡处理前后的缓存数据，包括原始请求数据、FPGA处理芯片101处理的运行缓存数据和加解密完毕数据。存储单元103与FPGA处理芯片101相连接，由FPGA处理芯片101内置内存控制模块，对内存进行读写操作。
[0048]专用加解密算法芯片104用于对数据的加解密运算。在本发明实施例中采用了 4片专用加解密算法芯片104，该芯片内部对加解密算法硬件实现，内置了主流的多种加密算法，具有速度快、稳定性高、安全性高等特点。专用加解密算法芯片104与FPGA处理芯片101相连接，接收FPGA处理芯片101发送的请求数据并向FPGA处理芯片101发送加解密完毕数据。4片专用加解密算法芯片104可同时进行工作，使加解密数据的处理速度可数倍于单片的速度，很好的满足了大量加解密数据的需求。
[0049]电源管理模块用于对所有芯片提供并管理控制电流输出和信号负载电流，该模块可以根据需求不同输出不同电压的电流，还可以控制电流大小、以及电流的纯净度，将电流本身的噪声降到最低。在高速的数据传送和交换中，使得电流的噪声对信号的影响大大减少，从而提高了加解密卡的稳定性。
[0050]本实用新型公开的一种基于PC1-E总线技术的加解密卡，包括:主控的FPGA处理芯片和多片并行的专用加解密算法芯片、随机数发生单元、存储单元和电源管理模块。所述加解密卡与主机的数据交换基于PC1-E总线技术。本实用新型主要用于数据加解密处理，使加解密卡可以处理大量的加解密数据，适合于大型的加解密服务器等设备或者高负载的加解密设备。
[0051]本领域普通技术人员可以理解:附图只是一个实施例的示意图，附图中的模块或流程并不一定是实施本实用新型所必须的。
[0052]在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本实用新型的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
[0053]显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。
【主权项】
1.一种基于PC1-E总线技术的加解密卡，其特征在于:包括FPGA处理芯片和一片以上的并行专用加解密算法芯片PC1-E单元，其中: 所述FPGA处理芯片适用于配置加解密卡和控制数据处理； 所述加解密卡与主机的数据交换基于PC1-E总线技术。
2.根据权利要求1所述的基于PC1-E总线技术的加解密卡，其特征在于:还包括配置程序存储单元Flash芯片，适用于配置所述加解密卡的所述FPGA处理芯片和所述专用加解密算法芯片的通信方式和/或算法选择。
3.根据权利要求1所述的基于PC1-E总线技术的加解密卡，其特征在于:所述PC1-E单元包括PC1-E接口模块和PC1-E接口控制芯片，所述PC1-E接口模块适用于所述加解密卡和主机间的数据传输，所述PC1-E接口控制芯片适用于控制所述PC1-E接口模块的数据通信，为所述FPGA处理芯片提供主机的请求数据。
4.根据权利要求3所述的基于PC1-E总线技术的加解密卡，其特征在于:还包括随机数发生单元，所述随机数发生单元与所述FPGA处理芯片相连接，适用于产生真随机数。
5.根据权利要求4所述的基于PC1-E总线技术的加解密卡，其特征在于:还包括存储单元，其与所述FPGA处理芯片相连接，适用于存储所述加解密卡处理前后的缓存数据。
6.根据权利要求5所述的基于PC1-E总线技术的加解密卡，其特征在于:所述缓存数据包括原始请求数据、所述FPGA处理芯片处理的运行缓存数据和加解密完毕数据。
7.根据权利要求6所述的基于PC1-E总线技术的加解密卡，其特征在于:所述专用加解密算法芯片适用于对数据的加解密运算，与所述FPGA处理芯片相连接，接收所述FPGA处理芯片发送的请求数据并向所述FPGA处理芯片发送加解密完毕数据。
8.根据权利要求7所述的基于PC1-E总线技术的加解密卡，其特征在于:所述专用加解密算法芯片为4片并行的专用加解密算法芯片。
9.根据权利要求1至8任一所述的基于PC1-E总线技术的加解密卡，其特征在于:还包括电源管理模块，适用于对所述加解密卡的芯片提供并且管理控制电流输出和信号负载电流。
10.根据权利要求1所述的基于PC1-E总线技术的加解密卡，其特征在于:所述FPGA处理芯片内置防火墙，适用于杜绝驱动程序和外部程序的恶意访问。
【专利摘要】本实用新型公开了一种基于PCI-E总线技术的加解密卡，属于保护计算机或计算机系统的安全装置领域，包括FPGA处理芯片和一片以上的并行专用加解密算法芯片，其中：FPGA处理芯片适用于配置加解密卡和控制数据处理；加解密卡与主机的数据交换基于PCI-E总线技术。本实用新型主要用于数据加解密处理，利用FPGA芯片和多片并行专用加解密算法芯片提高加解密卡的性能，利用PCI-E接口大幅度提高加解密卡与主机的数据通信速度，使得整机的加解密速度得到较大的提升，适用于需要大量加解密的设备。
【IPC分类】G06F21-77, G06F21-62
【公开号】CN204390237
【申请号】CN201420773575
【发明人】王卓, 田心, 刘振, 孙葆青, 罗世新
【申请人】航天信息股份有限公司
【公开日】2015年6月10日
【申请日】2014年12月9日