专利名称：在半导体器件中用于待机功率降低的方法和设备的制作方法
技术领域：
本发明一般涉及半导体器件，更具体地涉及用于降低半导体器件的功率消耗的方法和设备。
背景技术：
通常半导体存储器器件特别是互补金属氧化物半导体(CMOS)器件的领域非常活跃并且在迅速发展。各种类型的半导体器件和子类型的半导体器件是已知的并且在商业上是可获得的。由于计算机和基于计算机的器件在消费者和工业领域中的不断普及和普遍存在，使得对于各种不同类型的半导体存储器器件的需求在可预见的将来将不断增长。
在半导体制作领域中，一直存在的问题是通过薄膜电介质层的电流漏泄。本领域的普通技术人员将会理解的是通过场效应晶体管(FET)的栅极电介质的漏泄通常被称为Fowler-Nordheim隧道效应，而由于栅极感应二极管漏泄(GIDL)发生在栅电极的边缘处。(这种现象还可被互换地称作栅极感应的漏极漏泄)。应当相信，具有覆盖在源或者漏扩散区上的栅极的任何晶体管至少在某种程度上对GIDL很敏感。由于追求更快和更有效的工作使得半导体结构成比例的降低时，使得栅极电介质(典型地是由二氧化硅形成的)在不断的变薄，这样与GIDL相关的问题对于电路设计者来讲是一种前进中的挑战。
当器件被施加偏压使得漏极电势大于栅极电势(对于NMOS器件)或者小于栅极电势(对于PMOS器件)时，沿着栅极导体覆盖漏扩散区(被电介质层分开)的区域在FET的耗尽区的表面中由于电子空穴对的产生造成GIDL。图1是说明在硅衬底16上形成的包括栅极导体12和漏扩散区14的FET10的一部分的侧面截面图。如在图1中所示，通常情况是FET的漏扩散区14的一部分位于栅极导体12下面。最终，对于NMOS器件来讲，如果栅极导体12是处于0伏并且漏扩散区14是处于正电压，则由于漏栅电压的差值ΔVGIDL感应的电场而产生载流子的体积18。这种载流子的产生容易损害器件的性能。除了增加待机功率之外，在动态随机存取存储器的情况下，GIDL可能降低数据的保存时间，使得存储器阵列的更新之间的最大时间被不期望地降低了。
为了克服在半导体器件中的GIDL现象，现有技术中已经提出了各种解决方法。在这些解决方法中占主导地位的方法是增加FET中栅氧化物的厚度，或者另外使得该栅氧化物更有效地阻止漏电流的策略；还提出了用于最小化GIDL效应的各种掺杂的策略。已经在下列专利中提出各种方法，例如，授予Gonzalez等人的美国专利号为No.6294421、题目为“制作双栅电介质的方法(Method of FabricatingDual-Gate Dielectric)”的专利；和授予Mandelman等人的美国专利号为No.6097070、题目为“用于低栅极感应的漏极泄露的MOSFET结构和工艺”(“MOSFET Structure and Process for Low Gate InducedDrain Leakage(GILD)[sic]”)的专利；和授予Balasubramanyam等人的美国专利号为No.6090671、题目为“降低半导体器件中栅极感应的漏极泄露”(″Reduction of Gate-Induced Drain Leakage inSemiconductor Devices″) 的美国专利；以及授予Guo等人的美国专利号No.6,297,105、题目为“对于DRAM单元形成非对称的源/漏的方法”(″Method of Forming Asymmetric Source/Drainfora DRAMCell″)的专利。上述的每个专利整体引入作为参考。
尽管半导体设计人员持续地努力来稳定并且最小化半导体中的功率消耗，并且特别是将不期望的GIDL现象最小化，然而在本领域中仍然存在改进的需要。在其它的考虑方案中，提出的各种用于消除半导体器件中GIDL现象的方法在或多或少程度上常常存在不适当地增大器件尺寸，增加制作工艺复杂性或者降低器件性能的缺陷。
发明内容
鉴于上面的考虑，本发明是针对用于降低半导体器件中的GIDL效应的方法和设备。
在本发明的一个实施例中，本发明被应用在半导体存储器器件的字线驱动器电路上，并且在所选择的器件工作期间提供用于局部降低字线驱动器电路的元件上的电源电压的电路。
根据本发明的一个方面，在半导体器件中的局部电源结点通过一个或者多个去耦合晶体管被选择性地耦合到电源电势。该去耦合的晶体管是受到一个或者多个控制信号的控制使得仅仅在所选择的工作期间来中断局部电源结点到电源电势的直接耦合，从而局部地降低了施加到对GIDL敏感的元件上的电压。
根据本发明的另一方面，“全局”电源信号(即在集成电路中提供给各种功能元件的信号)借助于一个或者多个去耦合晶体管以及通过vt连接的晶体管被耦合到局部电源结点。当一个或者多个去耦合晶体管截止时，防止局部电源结点上的电压超出大约一个晶体管的阈值电压(vt；大约0.6-0.7伏)，该晶体管的阈值电压小于全局电源信号电平。局部电源结点上的降低的电压减少了与该局部电源结点耦合的对GIDL敏感的元件中的GIDL电流，这些元件包括P沟道晶体管。
根据本发明的另一方面，一个或者多个去耦合的晶体管是在字线驱动操作之前被导通的，使得在字线驱动期间局部电源结点上的电压被升高到全局电源信号的电平。
结合附图，参考下面详细说明的本发明的具体实施例，将能更好地理解本发明的上述和其他的特点以及方面，其中图1是在半导体衬底上实施的场效应晶体管(FET)的一部分的侧面截面视图；图2是根据本发明一个实施例的半导体存储器器件的原理图/方框图；图3是图2的半导体器件中行译码器电路的方框图；图4是在图3的行译码器电路中使用的现有技术的字线驱动器电路原理图；图5是根据本发明一个实施例的字线驱动器电路的原理图；以及图6是图5的字线驱动器电路工作期间说明各种信号电平的时序图。
具体实施例方式
在下面的公开中，为了清晰起见并没有描述实际实施的全部特征。当然应当理解的是在开发任意这种实际实施的研发下，如在任意的这种项目中，将需要进行大量工程和计划上的决策以便实现开发人员的具体目标和子目标(例如符合系统和技术限制)，而这些开发人员的具体目标和子目标从一种实施情况到另一种实施情况是不同的。此外，对于环境存在问题的情况下，必须对适当的工程实际予以关注。应当理解的是这种开发上的努力可能复杂而且耗时，但是对于相关领域的那些普通技术人员来讲则是例行的程序。
参考图2，说明了根据本发明一个实施例的半导体存储器器件10的高度简化的原理图/方框图。在公开的实施例中，存储器器件10是动态随机存取存储器(DRAM)，尽管从本公开受益的本领域的普通技术人员将会理解的是本发明可能并不局限于仅仅应用DRAM的范围。还应当理解的是DRAM10除了包括在图1中具体描述的那些功能部件之外，还包括相当数量的电路。然而，为了简短和清晰起见省略了那些其他的电路，这是因为那些电路对于本领域的技术人员来讲是已知的并且对于本发明的实施来讲并不是特别相关。
存储器器件10包括控制电路12、寻址电路40、输入/输出电路30、存储体20、读出放大器电路16、列译码器18和行译码器14。在优选的实施例中，使用了四个存储体20、读出放大器电路16、列译码器18和行译码器14，但是仅仅为了方便的目的，图2中示出了一个存储体20、读出放大器电路16、列译码器18和行译码器14。在优选的实施例中使用了四个存储体20，但是必须注意的是本发明可以使用例如一个、两个、四个、八个或者更多的存储体20。行和列译码器14、18，寻址电路30和输入/输出逻辑电路30包括提供用于从外部器件(通过输入/输出引脚DQ0-DQ7)向体20读取和写入数据的数据路径的读取/写入路径电路32。应当注意的是，所示的读取/写入路径电路32的结构只是许多可能结构中的一种，本发明并不因此就局限于在图2所示的具体电路。
在一个实施例中，存储器器件10包括八个输入/输出引脚DQ0-DQ7。它们被称为是“经8”(by 8)器件，这是因为一次输入或者输出八位。必须注意的是，还可以配置SDRAM10使其具有少于八个输入/输出引脚(例如是“经4”器件)或者是大于八个输入/输出引脚(例如是“经16”器件)。
控制电路12耦合到寻址电路40并且接收各种外部控制信号作为输入。作为实例但并不局限于此，控制电路12可以接收芯片选择(CS*)信号和RESET信号、行和列地址选通(RAS和CAS)信号、写使能(WE*)信号等。本领域的那些普通技术人员将熟悉施加在器件10上的各种控制信号。尽管没有在图2中示出，但是在常规的布置中，控制电路12可能耦合到器件10的大多数其他功能部件，使得控制电路12能够翻译施加其上的各种控制信号并且驱动和控制在器件10中剩余电路的全面运行。
在操作中，将被存取的(写入或者读出)存储位置的地址结合根据将被执行的操作而施加到控制电路12的控制信号的适当顺序而被施加到地址输入A0-An。行地址数据通过行地址总线被传送到行译码器14。在传统的方式中，行译码器工作来声明被施加到存储体20的适当的字线36以选择其中需要的行。被声明的行线所选择的数据行被施加到I/O电路30。被施加到地址输入A0-An的列地址信息通过列地址总线38被传送到列译码器18。列译码器译码该列地址并且声明适当的列选择线40来选择所选择行中的需要的位。所选择的数据是出现在I/O引脚DQ0-DQ7上的数据。
应当理解的是，尽管在图2中示出的器件10的各种功能部件是作为互相之间以充分限定的空间关系所布置的分开的、分立电路来示出的，但是在实际的实施中，各种电路可能被布置在部分或者全部的半导体衬底中，并且某些功能部件部分是互相散置的。也就是说，图2是从功能性的角度而不是从物理布局的角度来描述器件10。
参考图3，示出了行译码器电路14的一部分的简化的原理图以及图2存储器器件中的相关电路。如从图3中所见，译码器14包括译码器电路42和驱动器电路44。译码器电路从行地址总线34接收行地址并且向驱动器电路44提供译码的地址。然后驱动器44声明与所选择的地址对应的字线36。
本领域的那些普通技术人员将会理解的是，对于每个n行地址比特来讲，将存在有2n字线并且因此具有2n字线驱动器44。在图4中，示出了现有技术的单个的字线驱动器44，应当理解的是对于存储体20中的每个字线来讲将提供实质相同的这种电路。每个驱动器电路44接收两个输入预充电(PC*)信号和地址信号RADDR。
每个驱动器电路包括P型预充电晶体管46、P型上拉晶体管48、N型下拉晶体管50和与上拉晶体管48处于交叉耦合关系的P型晶体管52。本领域的普通技术人员将会理解的是，如果RADDR处于低，则驱动器44工作来声明(高)字线输出WL，如果RADDR处于高，则驱动器44去除声明WL。
如在图4中所示，每个P型晶体管46，48和52具有直接与电源电压结点Vccp耦合的源极端子，该电源电压结点Vccp电压可能是例如3.3伏。电源电压结点Vccp可以被认为是“全局”电源电压结点，原因在于它是很可能向半导体器件中多于一个功能元件提供的电压，这与局部地提供电源给器件中的特定功能元件的“局部”电源电压结点形成对照。如在此所使用的，术语“局部电源结点”将指的是通过插入器件诸如晶体管耦合到全局电源结点的结点，以便局部电源结点上的电压是独立于全局电源结点上的电压而变化的。本领域的那些普通技术人员将会认识到，可以有许多不同的动机来提供“局部”电源电压结点，不只是为了防止一个功能元件的工作被负面地影响或者防止受到提供给其他元件的电功率特征的干扰、并且使得不同的功率信号能够被提供给具有不同电需求的元件。
在本发明中，制作晶体管46、48和52，使得它们容易对GIDL敏感。如在上面所讨论的，当晶体管的栅极覆盖在该晶体管的扩散区上，并且在栅极和扩散区之间的充分的电压差产生电场和最终的漏电流时，出现这种对GIDL的敏感性。特别是，如在图4中所见的，因为晶体管46、48和52的源极端子是直接与全局Vccp结点连接，这样当利用晶体管48截止使得驱动器电路44处于待机状态时，存在栅极感应二极管漏泄(GIDL)的显著风险，产生跨越晶体管48的Vccp到地的电压。考虑到存在于每个存储块中的大量字线驱动器电路，这些问题是特别关键的。
参考图5，说明了根据本发明的一个实施例的字线驱动器电路60。应当理解的是，与图4中所示的元件基本上相同的图5的电路中的元件具有相同的参考标记。在图5中的字线驱动器电路60具有相同布置的晶体管46、48、50和52。然而，在晶体管46、48和52的情况下，根据本发明的一个方面，省略了到全局电源结点Vccp的直接连接。代替的是，如在图5中所示，一对P沟道开关62和64以及在一个实施例中包括vt连接的N沟道器件66(即其栅极端子和漏极端子耦合在一起的晶体管)的降压元件被放置在全局电源电势Vccp和晶体管46、48和52的各个源极端子之间。这样就建立了被称作是VccpGIDL的“局部”Vccp电源结点，并且被标记为在图5中所示的参考标记68。通过控制晶体管62和64的导通和截止状态，可以有选择地中断来自全局电源结点Vccp的局部电源结点68之间的连接，降压元件66提供Vccp电源结点和局部电源结点68之间的降压连接。
在工作中，在驱动器60的无效期间，开关52和64截止并且由于流过晶体管48的漏电流，局部电源结点VccpGIDL68被允许有小于Vccp的漂移。降压元件66保持VccpGIDL在小于Vccp的一个阈值电压(vt)的最大值。(应当预计的是，可以使用其他的降压连接，包括，但是并不限制于，多于一个的vt连接的晶体管)。当流过晶体管48的漏电流和流过器件66的电流相等时，VccpGIDL电压将稳定下来。该降低的电压VccpGIDL将使得晶体管48的漏极区中的电场下降并且由此降低任意的GIDL漏电流。
另一方面，当行被激活时，开关62和64被导通并且行译码器P沟道源结点(晶体管46、48和52的源极端子)将被驱动到全局Vccp结点电压电平，以便可以激活字线。
在公开的实施例中，使用第一信号RGAP*来控制开关62，而使用第二信号GIDL*来控制开关64。优选的是，如在公开的实施中，控制信号RGAP*和GIDL*是为其它目的而存在的信号或者是从为其它目的而存在的信号中直接导出的信号，使得它们在控制开关62和64中的使用仅仅是与它们的主要目的相同。以这种方式，对于本发明的实施来讲所需要的额外电路的数量被最小化了。在公开的实施例中，RGAP*和GIDL是基本重叠的时钟信号。特别是，RGAP*(比GIDL的导通稍微早一些)是在读/写周期期间为了响应所施加的存储器地址的一部分而被用来选择存储体20中的一组字线的译码信号，GIDL*(其截止比RGAP*稍微晚一点)是用于激活和去激活读出放大器隔离晶体管的控制信号，该读出放大器隔离晶体管是在存储体20中的存储单元的邻近的子阵列之间被共享。因为使用RGAP*和GIDL*两者来控制全局Vccp结点电压电平和VccpGIDL结点之间的耦合，所以RGAP*的较早的导通和GIDL*的较迟的截止确保了在字线WL被激活之前尽可能快地将全局Vccp结点电压电平传送到VccpGIDL，并且处于VccpGIDL直到行译码器被复位之后。另一方面，应当预计的是，仅仅使用单个开关来代替开关62和64可以有效地实施本发明，这取决于被用来控制这种单个开关的信号的时序。
图6是说明图5的驱动器60中存在的各种信号的时序的时序图。在图6的实例中，假设全局电源电势Vccp为4.0伏。最初，在时刻t0，用于驱动器60的局部电源结点电压VccpGIDL(在图6中标记为参考标记70的波形)是处于平衡状态的电平，在该平衡状态的电平处，流过晶体管66的电流等于流过晶体管48的漏电流。在时刻t1，第一控制信号RGAP*被声明，如在图6中所示(参考标记为72)，这样就使得开关62导通，从而将全局电源结点Vccp耦合到局部VccpGIDL结点。在时刻t3之前，VccpGIDL上升到全Vccp电平。在时刻t2，控制信号GIDL*(参考标记为74)被声明，从而使得晶体管64导通并且甚至使得VccpGIDL连接至全Vccp电平。
在GIDL*74被声明之后，字线WL(参考标记76)被驱动为高。在存取周期的结束，RGAP*72被去除声明，从而在时刻t4的开始处复位该字线，并且在时刻t5的开始处去除对于GIDL*74的声明。因此在时刻t5的开始，开关62和64都将被打开，使得局部VccpGIDL结点电压将开始漂移到其较低的平衡值，小于Vccp的大约一个晶体管的阈值电压(vt)。在图6中的时刻t6之前，这种向下的电压漂移是清楚明显的。
根据对于本发明的具体实施例的上述详细说明，很明显用于降低半导体器件中的电流漏泄的方法和设备已经被公开了。尽管在某些细节上在此已经公开了本发明的具体实施例，但是仅仅是出于描述本发明的各种特征和方面，其目的并不在于限制本发明的范围。应当预见的是可以对所公开的实施例进行各种替换、变化和/或变型，包括但是并不局限于在此所启示的那些实施情况的变型，可以在没有背离附属权利要求书所限定的本发明的范围和精神的情况下对于所公开的实施例进行各种替换、变化和/或变型。
权利要求
1.一种用于半导体存储器器件的驱动器电路，包括至少一个对电流漏泄敏感的电路元件；局部电源结点，耦合到所述至少一个电路元件以便向其提供功率；全局电源结点；第一晶体管，具有耦合到所述全局电源结点的源极端子和耦合到所述局部电源结点的漏极端子，并且具有栅极端子用于接收施加在其上的控制信号；降压元件，耦合在所述全局电源结点和所述局部电源结点之间。
2.根据权利要求1的驱动器电路，其中，所述驱动器电路驱动所述存储器器件的字线。
3.根据权利要求1的驱动器电路，其中，所述降压元件包括第二晶体管，所述第二晶体管具有漏极端子和栅极端子，所述漏极端子和栅极端子中的每一个都耦合到所述全局电源结点，并且所述第二晶体管还具有耦合到所述局部电源结点的源极端子。
4.根据权利要求1的驱动器电路，其中，所述至少一个电路元件包括第三晶体管。
5.根据权利要求4的驱动器电路，其中，所述电流漏泄包括栅极感应的二极管漏泄。
6.根据权利要求5的驱动器电路，其中，所述第三晶体管是P沟道晶体管。
7.根据权利要求6的驱动器电路，其中，所述第三晶体管是用于所述存储器器件中字线的上拉晶体管。
8.根据权利要求1的驱动器电路，其中，所述半导体存储器器件是动态随机存取存储器器件。
9.根据权利要求1的驱动器电路，其中，当所述控制信号控制所述第一晶体管处于截止状态时，所述全局电源结点上的电压超出所述局部电源结点上的电压一个预定量。
10.根据权利要求9的驱动器电路，其中，所述预定量大约为一个晶体管的阈值电压。
11.根据权利要求9的驱动器电路，其中，当所述控制信号控制所述第一晶体管处于导通状态时，局部电源结点上的电压基本上等于所述全局电源结点上的电压。
12.一种半导体存储器器件，包括存储器单元的行和列的阵列；行译码器电路，耦合到存储器单元的行和列的所述阵列，响应行地址来驱动施加到所述阵列的行线为高状态；其中，所述行译码器电路包括至少一个对电流漏泄敏感的电路元件；局部电源结点，耦合到所述至少一个电路元件以便向其提供功率；全局电源结点；第一晶体管，具有耦合到所述全局电源结点的源极端子和耦合到所述局部电源结点的漏极端子，并且具有栅极端子用于接收施加在其上的控制信号；降压元件，耦合在所述全局电源结点和所述局部电源结点之间。
13.根据权利要求12的半导体存储器器件，其中，所述降压元件包括第二晶体管，所述第二晶体管具有漏极端子和栅极端子，所述漏极端子和栅极端子中的每一个都耦合到所述全局电源结点，并且所述第二晶体管还具有耦合到所述局部电源结点的源极端子。
14.根据权利要求12的半导体存储器器件，其中，所述至少一个电路元件包括第三晶体管。
15.根据权利要求14的半导体存储器器件，其中，所述电流漏泄包括栅极感应的二极管漏泄。
16.根据权利要求15的半导体存储器器件，其中，所述第三晶体管是P沟道晶体管。
17.根据权利要求16的半导体存储器器件，其中，所述第三晶体管是用于所述存储器器件中的字线的上拉晶体管。
18.根据权利要求12的半导体存储器器件，其中，所述半导体存储器器件是动态随机存取存储器器件。
19.根据权利要求12的半导体存储器器件，其中，当所述控制信号控制所述第一晶体管处于截止状态时，所述全局电源结点上的电压超出所述局部电源结点上的电压一个预定量。
20.根据权利要求19的半导体存储器器件，其中，所述预定量大约为一个晶体管的阈值电压。
21.根据权利要求19的半导体存储器器件，其中，当所述控制信号控制所述第一晶体管处于导通状态时，局部电源结点上的电压基本上等于所述全局电源结点上的电压。
22.一种操作包括至少一个对电流漏泄敏感的元件的半导体存储器器件的方法，包括(a)通过至少一个可在导通和截止状态之间操作的开关来将所述至少一个元件耦合到电源结点；(b)通过降压元件将所述至少一个元件耦合到电源结点；(c)响应于控制信号在所述导通和截止状态之间选择性地操作所述至少一个开关，从而使得相对于当所述开关处于所述导通状态的时候，当所述开关处于所述截止状态时，通过所述至少一个元件的电流漏泄被降低。
23.根据权利要求22的方法，其中，所述至少一个元件包括晶体管。
24.根据权利要求23的方法，其中，所述至少一个元件包括P沟道晶体管。
25.根据权利要求22的方法，其中，所述降压元件包括vt连接的晶体管，所述vt连接的晶体管具有耦合到所述电源结点的栅极端子和漏极端子以及耦合到所述晶体管的源极端子。
26.根据权利要求22的方法，其中，所述电流漏泄包括栅极感应的二极管漏泄。
27.一种驱动半导体存储器器件中字线的方法，包括(a)将所述字线耦合到上拉晶体管的漏极端子，所述上拉晶体管具有耦合到局部电源结点的源极端子；(b)通过至少一个可在导通和截止状态之间操作的开关，将所述局部电源结点耦合到全局电源结点；(c)通过降压元件将所述局部电源结点耦合到所述全局电源结点；(d)在所述导通和截止状态之间选择性地操作所述至少一个开关。
28.根据权利要求27的方法，其中，在所述导通和截止状态之间选择性地操作所述至少一个开关的所述步骤(d)包括在所述上拉晶体管将被导通的字线驱动操作之前操作所述至少一个开关到所述导通状态。
29.根据权利要求28的方法，其中，在所述导通和截止状态之间选择性地操作所述至少一个开关的所述步骤(d)包括在完成字线驱动操作之后操作所述至少一个开关到所述截止状态，在所述字线驱动操作中所述上拉晶体管被导通和截止。
30.根据权利要求27的方法，其中，通过降压元件将所述局部电源结点耦合到所述全局电源结点的所述步骤(c)包括将vt连接的晶体管的漏极端子和栅极端子耦合到所述全局电源结点并且将所述vt连接的晶体管的源极端子耦合到所述局部电源结点。
31.一种在具有需要施加电源电压给其端子的至少一个晶体管的半导体存储器器件中降低栅极感应的二极管漏泄的方法，包括(a)通过可在导通和截止状态之间操作的开关将所述端子耦合到所述电源电压；(b)通过降压元件将所述端子耦合到所述电源电压；(c)在所述导通和截止状态之间选择性地操作所述开关。
32.根据权利要求31的方法，其中，所述至少一个晶体管包括多个字线上拉晶体管。
33.根据权利要求32的方法，其中，在所述导通和截止状态之间选择性地操作所述至少一个开关的所述步骤(c)包括在所述多个上拉晶体管之一被导通的字线驱动操作之前操作所述至少一个开关到所述导通状态。
34.根据权利要求32的方法，其中，在所述导通和截止状态之间选择性地操作所述至少一个开关的所述步骤(c)包括在完成字线驱动操作之后操作所述至少一个开关到所述截止状态，在所述字线驱动操作中至少一个所述多个上拉晶体管被导通和截止。
35.根据权利要求32的方法，其中，通过降压元件将所述局部电源结点耦合到所述全局电源结点的所述步骤(b)包括将vt连接的晶体管的漏极端子和栅极端子耦合到所述全局电源结点并且将所述vt连接的晶体管的源极端子耦合到所述局部电源结点。
全文摘要
一种用于半导体存储器器件的字线驱动器电路。制作该驱动电路中的一个或者多个晶体管，以便在一定的条件下它们对栅感应的二极管漏泄(GIDL)敏感。晶体管的一个端子被耦合到局部电源结点，在待机状态期间当字线驱动器电路没有驱动字线时，所述晶体管的一个端子被保持在比全局电源结点上的电压小的电压。在一个实施例中，局部电源结点通过在其栅极处接收控制信号的至少一个去耦合晶体管并且通过vt连接的晶体管而被耦合到全局电源结点，以便当该去耦合晶体管被截止时，在局部电源结点上的电压被保持在不超出一个小于全局电源结点电压的晶体管阈值电压的电平。当在字线驱动操作之前该去耦合晶体管被导通时，局部电源结点上的电压上升到全局电源结点的电压。优选的是，控制去耦合晶体管的控制信号是目的在于产生控制信号而不是控制去耦合晶体管而所产生的控制信号或者是从该控制信号中导出的。
文档编号G11C11/408GK1615524SQ02827389
公开日2005年5月11日 申请日期2002年11月20日 优先权日2001年11月21日
发明者J·克林, J·施雷克, J·莫里斯, R·奥默 申请人:微米技术有限公司