专利名称：用于具有邻近位预先充电的闪速eprom阵列的虚拟接地读取的源极侧感测结构的制作方法
技术领域：
本发明大致系有关于内存系统，且尤甚者系有关于虚拟接地闪速EPROM内存阵列系统和方法，本发明可以消除存储单元(cell)在电流读取操作期间共享充电电流会泄漏至邻近位的效应及其瞬时感测电流的损失，因此可明显改善其信号幅度。
背景技术：
闪速及其它形式的电子内存装置是由数以千计或数以百万计的存储单元所构成的，其适用于提供资料的储存和撷取。典型简称为位的存储单元可储存讯息的单一个二进制部分，其通常为具有两种可能状态的其中一种。通常将存储单元群组成多存储单元单元，如包含有8个存储单元的字节，而字则具有16个或更多个存储单元，其通常是8的倍数。在此种内存装置结构内数据的储存是藉由将数据写入存储单元的特殊集合内而执行，此通常称为规划(programming)此存储单元。从存储单元取得数据则是以读取操作完成的。除了规划和读取操作，可删除在内存装置内的一群存储单元，其中此群组内各存储单元均已规划成已知的状态。
将各存储单元分别组织成如字节或字等的可寻址单元或群组，可藉由地址译码电路而存取的以便进行读取、规划、或删除操作，因此可对在特定字节或字内的单元进行这些操作。各存储单元通常是由适用于储存少量数据的半导体结构组成。举例而言，许多传统的存储单元包含有金属氧化物半导体(MOS)装置，如晶体管，在此可保存讯息的一个二进制部分。内存装置包含有适当的译码和群组选择电路以便为这些字节或字寻址，以及一些电路以便提供电压给需要操作的存储单元以便达到所需操作。
删除、规划和读取操作通常是藉由提供适当的电压给存储单元MOS装置的特定端头而执行。在删除或规划操作中所提供的电压系用于导致电荷储存在存储单元中。在读取操作中，系提供适当的电压以便导致电流在存储单元内流动，在此电流量系用于显示存储单元内所储存数据的值。内存装置包含有适当的电路以便感测所产生的存储单元电流故可决定储存于其中的数据，然后将其提供给装置的数据总线端子使得在使用此记体装置的系统内的其它装置可予存取。
闪存为电子内存媒体的其中一种型式，其不需要电源即可重复写入和保存其内容。闪存装置通常具有从100K至1MEG写入周次的寿命。不像动态随机存取内存(DRAM)和静态随机存取内存(SRAM)的内存芯片，其可删除单一个字节，闪存通常是以固定的多位区块或扇区为单位进行删除和写入。传统的闪存是以存储单元结构建构，其中讯息的单一位系储存在一个闪速存储单元内。在此种单一位内存结构中，每一个存储单元包含有一个MOS晶体管结构，此晶体管具有源极、漏极和在基体或P-井内的信道，以及覆盖在此信道上的叠层栅极结构。此叠层栅极更包含有形成于P-井表面上的薄栅极电介质层(有时候称为隧道氧化层)。叠层栅极也包括覆盖在隧道氧化层上的多晶硅浮动栅极，和覆盖在浮动栅极上的层间电介质层。层间电介质层通常为具有以两个氧化物层中间夹有一个氮化物层的氧化物-氮化物-氧化物(ONO)层的多层绝缘体。最后，在层间电介质层上覆盖一层的多晶硅控制栅极。
第1图系显示典型的或非门(NOR)结构100，其中控制栅极110是连接至关联于一列此等存储单元120的字线(例如WL0至WL3)以形成此等存储单元的各扇区。除此之外，存储单元的漏极区130是藉由将具导电性的位((例如，BL0至BL3)连接在一起而形成。存储单元的信道依据在信道的叠层栅极结构中所形成的电场而在源极140和漏极130间传导电流。在NOR结构中，同一行中的晶体管120的各漏极接头130均连接至相同的位线。除此之外，使与所给定位线相关的各闪速存储单元120的叠层栅极端头110耦接至不同的字线(例如，WL1至WL4)，同时使阵列中所有闪速存储单元的源极接头140耦接至共同的源极接头(CS)。在操作时，各闪速存储单元120系经由个别的位线和字线而利用周边的译码器和控制电路进行规划(写入)、读取或删除操作的寻址。
此种单位元叠层栅极闪速存储单元的规划，举例而言是利用提供相当高的电压给控制栅极且将源极接地和使漏极位于较源极高的特定电平(level)而执行。跨于隧道氧化物产生的高电场会导致所谓的FowlerNordheim穿隧现象。在进行此种处理期间，在核心存储单元的信道区域内的电子会穿透栅极氧化物进入浮动栅极且在浮动栅极内因为浮动栅极是由层间电介质和隧道氧化物所围绕而被捕获。因为这些捕获电子，所以存储单元的门限电压增加。存储单元门限电压会因为捕获电子产生变动(且因此会影响信道导电性)而导致存储单元进行规划。
为了删除典型的单位元叠层栅极闪速存储单元，故需要提供相当高的电压给源极，且需将控制栅极固定在负电位，同时允许漏极浮动。在这些条件下，会在位于浮动栅极和源极间的隧道氧化物上形成非常高的电场。浮动栅极中所捕获的电子会流向且聚集在浮动栅极与源极重叠的部分且从浮动栅极流出而经由通过隧道氧化物的FowlerNordheim穿隧进入源极区。一旦从浮动栅极将电子移出，则可删除此存储单元。
有关读取操作，则在存储单元晶体管的漏极和源极间提供特定的偏压。存储单元的漏极为位线，其连接至在同一字节或字群组内的其它存储单元的漏极。在传统叠层栅极存储单元的漏极上于读取操作时所提供的电压一般是在1.0至1.5伏特。然后提供电压给存储单元的晶体管栅极(例如，字线)以便导致电流从漏极流到源极。读取操作时所提供的栅极电压通常是在已规划门限电压(VT)和未规划门限电压之间电平。藉由量测所产生的电流可决定储存在存储单元内的数据值。
除了NOR结构外，一些先前技艺的闪存也使用如第2图所显示的″虚拟接地″结构。典型的虚拟接地结构200包含有闪速存储单元210的列240和闪速存储单元对(210&230)的行(260、270、280、290)，其中列的叠层栅极端头215耦接至相关的字线(例如，WL0至WLn)240，而一个晶体管230的漏极235则耦接至相关的位线(例如，BL0至BLm)且将邻近晶体管210的源极220耦接至相同的的位线270。除此之外，与字线240相关的闪速存储单元(例如，210&230)的每一列是藉由将存储单元210的源极220耦接至邻近存储单元230的漏极235而串联连接，其中在同一行内的各晶体管的漏极端是连接到相同的位线。
经由字线和束缚该相关存储单元的一对位线可选择个别的闪速存储单元。举例而言，在读取闪速存储单元210时，当提供正电压给耦接至闪速存储单元210的漏极的位线(BL0)260时可建立传导路径，而耦接至位线(BL1)270的源极则可选择性耦接至接地端(Vss)。因此，虚拟接地的形成是藉由将与需要规划或读取的闪速存储单元的源极端相关的位线选择性切换至接地而达成。
第3图系显示NOR结构，在此典型的先前技艺中，其虚拟接地的闪存阵列扇区300包含有用于选择一个或多个字线325的列译码逻辑电路320，和用于选择一个或多个位线335的行译码逻辑电路330。举例而言，闪速存储单元310的阵列扇区包含有512列和64行的存储单元，其分别与512条字线和64条位线相关。
如第4图中所显示，传统先前技艺中的全阵列350可能包含有16个此种扇区(360和370)，其具有相关的字线和位线译码逻辑。
典型的先前技艺闪存电路结构系显示在第5图中。先前技艺的虚拟接地闪存电路400，包含有用于选择一个或多个字线435的列译码逻辑电路420，和用于选择一个或多个位线445的行译码逻辑电路450。闪速存储单元440的阵列也包含有一个或多个扇区(例如，512列和64行)的存储单元，其与等数目的字线和位线相关。另一方面，在行译码逻辑电路的某些虚拟接地结构应用中的位线是成对地译码以便同时选择两个或多个位线(例如，围住将读取存储单元的位线)。
除此之外，可使用各种用于感测存储单元的逻辑状态的方法。在此将讨论其中两种方法，分别是漏极侧感测结构，和源极侧感测结构。简单的说，这两种感测结构的不同在于其相关位线感测电路所在位置是在存储单元的那一侧。举例而言，在漏极侧感测结构中，感测电路是耦接至与将感测存储单元的漏极端头相关的位线，而在源极侧感测结构中，感测电路是耦接至与将感测存储单元的源极端头相关的位线。举例而言，不管是漏极侧感测结构或源极侧感测结构均在相关位线上使用串联电流、电流映像、或任何其它型式的感测结构。将先讨论漏极侧的感测。
第5图，举例而言，包含有漏极侧感测电路以便读取先前技艺的虚拟接地电路400的闪速存储单元，其具有将阵列的一个或多个扇区的所有位线预先充电至具有相同正电压VD(例如，大约1.2伏特)445的总体预先充电电路460，电路400可用于感测经由级联的电流至电压前置放大器电路470的闪速存储单元电流。级联的前置放大器电路470提供由VCC415所产生的正电压VD给在阵列440内所选择闪速存储单元的漏极侧的位线，而所选择存储单元的源极侧则经由虚拟接地切换电路490透过另一个位线耦接至接地端480以便产生核心存储单元感测电流ICORE475。级联的前置放大器470将核心存储单元感测电流ICORE475转换至用于感测放大器476的核心存储单元感测电压VCORE477。级联的前置放大器470也产生参考电流IREF且将其转换成参考电压VREF478，其在感测大器476中与VCORE477相比较。
在读取期间，与闪速存储单元感测电流ICORE475相关的感测电压VCORE477将在感测放大器476中与参考电压VREF478相比较以便产生核心存储单元确认指示479，其显示正确的闪速存储单元逻辑状态是储存在预期位置。
第6图系显示方法500和用于读取在第5图所显示先前技艺虚拟接地电路中的传统选择的闪速存储单元的四个基本步骤(510、520、530、540)。首先，在从时间t0开始的步骤510中，如同用于感测闪速存储单元电流，其事先将所有位线(BL0至BLM)预先充电至相同的正电压VD(例如，大约1.2伏特)。假设在时间t1的步骤520时所有位线均已预先充电至正电压VD。然后在时间t1的步骤520时将总体预充电电路与电压VD所有位线断开，且允许这些位线浮动而不需提供任何电压。在时间t2的步骤530，藉由在存储单元漏极侧的位线BLX536和在存储单元源极侧的邻近位线BLX+1545，以及耦接至将感测存储单元535的栅极的字线WLx，在使所有其它位线持续浮动的同时选择核心存储单元535。在此步骤期间位线BLX+1545也选择性耦接至接地547作为虚拟接地。在时间t3的步骤540，闪速存储单元535感测操作548开始在WLx提供字线电压、在BLX536提供位线电压VD给所选择闪速存储单元535的漏极，和提供接地547给所选择核心存储单元535的源极545。
因此，可藉由字线和一对围绕相关存储单元的位线而选择各闪速存储单元。举例而言，在读取第6图的扇区的闪速存储单元时，当将正电压VD提供给耦接至闪速存储单元的漏极位线(例如，BLX)536的其中的一、提供所耦接至选择性耦接至接地(Vss)547的邻近位线(例如，BLX+1)545的闪速存储单元的源极和提供适当的字线(例如，WLx)电压给所选择存储单元的栅极时可建立传导路径。
藉由在所选择核心存储单元中形成的电流，在级联的电流至电压前置放大器电路内将核心存储单元感测电流548和传送到感测放大器(例如，第5图的476)的参考存储单元电压VREF转换成核心感测电压VCORE以便产生正确闪速核心存储单元逻辑状态的核心存储单元确认指示(例如，第5图的479)。
从第7图中先前技艺的整体位线电压与时间关系图550和第8图中先前技艺的核心存储单元感测电流与时间关系图570可看出传统方法的缺点。当所有位线的整体预先充电于第7图所示的时间t0555时开始，所有位线上的电压会沿着线段560快速充电至所提供的正电压VD(例如，大约1.2伏特)562。将所有位线上的电压短暂地固定在VD直到时间t1557，在此时间点使VD与所有位线断接。在预先充电时间t0555之后，和在核心存储单元选择时间t2557之前，允许一个或多个扇区的整体施加到所有位线的电压VD浮动，且因此会因为耦接至所选择字线的存储单元的漏电流而沿着列举曲线扇区563放电至低电压。在VD断接之后在位线上能够维持正电压VD的时间量为在字线上所有存储单元的组合分布电容和沿着各位线的所有个别存储单元的总漏电流的RC函数。此存储单元漏电流的来源为所有相关存储单元间共享分享电荷(简称为电荷分享)和半导体结构的材料特性的结果。
同时，因为所有与字线相关的存储单元均令其漏极和源极串联耦接，所以这些存储单元均具有经过所感测存储单元的漏极侧的共享漏电流路径。假如选择一个存储单元，举例而言，在字线尾端的存储单元，则在将感测其电流的存储单元的漏极侧可以看到64个存储单元共享漏电流。
在时间t2557，选择围绕所感测存储单元的位线及其相关的字线。一但选择，则利用级联电路感测闪速核心存储单元电流ICORE且显示第8图的存储单元在线段580的感测电流与时间关系图。可是，也将核心单元电流加至由所有耦接在已选择字线的存储单元上所展现的总漏电流。在范例570中，总感测电流ILEAKAGE+ICORE(580)应该大于低核心存储单元电流ICORE，此应该读做逻辑″1″。藉由将一般的存储单元感测电流，举例而言设定为大约100uA(590)，以便感测逻辑″0″状态，则传统的级联和感测放大电路会因为混合核心存储单元电流和漏电流的结果所以在步骤585的时间t3558代以错误地显示逻辑″0″状态。
再次参考第7图，位线电压持续放电且沿着线段563下降直到在时间t3558时感测到所选择存储单元的感测电流。在与此存储单元的感测电流590相关的感测电压568，和在线段563的点565，会在所感测存储单元的漏极和与该邻近漏极侧的存储单元的漏极间形成电压降。在存储单元间所感测的电压降会增加这些存储单元中的漏电流，并增加感测电流读取的结果错误(读取信号的幅度)。
除此之外，在存储单元间因为释放整体提供给位线的电压而感测的电压降具有如曲线550和570所显示的动态或可变特性。漏电流的此种动态特性使得存储单元感测电流读取操作不一致，且降低读取信号的幅度。此种感测电流的变动降低其在读取模式电路上分辨存储单元是否已正确规划的能力。
虽然在此已经讨论漏极侧感测结构，但应该可了解源极侧感测结构也受限于泄漏至邻近存储单元的漏电流，且因此在读取操作时在许多方面会发生相同错误。漏极侧感测具有直接提供给与所感测存储单元邻近的存储单元的预先充电电压，其会变成浮动或放电成另一个电平，因而导致不同的电压和现成的漏电流路径。源极侧感测也具有存储单元，其与在某些电压下会浮动的感测存储单元邻近，这些电压系因为其前一次所执行的存储体操作(例如，读取、删除、规划)而保留在此存储单元上。因此，不管是任何一种感测方式，跨经在读取存储单元的感测侧和邻近存储单元上的电压降意味着有一用于漏电流的路径和读取感测错误。
因此，有必要具有一稳定的装置可以在存储单元电流读取操作期间，消除泄漏至邻近位的充电共享漏电流效应和在瞬时感测电流上的损失，因此可以明显改善在虚拟接地闪速EPROM内存阵列系统中的信号幅度。
发明内容
下文中将描述本发明的简要摘要以便提出本发明某些概念的基本了解。此摘要并不是本发明的广泛概论。所以并不期望可以确认本发明的主要或关键组件，也不希望能够描述本发明的范围。其主要目的为能够以简单的形式描述本发明的某些概念以作为稍后将提出的更详细说明的序文。
本发明系有关于一个系统和方法，其可以在存储单元电流读取操作期间消除泄漏至邻近闪速存储单元的充电共享漏电流效应和在感测电流上的损失，因此可以明显降低在虚拟接地闪存阵列系统中的读取错误。
本发明提供位线预先充电和保持电路，以及选择位线译码电路和方法论的组合，藉此在内存读取操作期间可将预先充电电压提供给与感测存储单元邻近的特定位线，其中提供预先充电电压Vss(例如，大约0伏特或接地)给位于与所感测存储单元源极测邻近的存储单元源极端(源极侧位线)的位线会降低或抵消传统上与邻近存储单元相关的漏电流。
在存储单元内的漏电流得变动通常会反映在存储单元感测放大器电路感测电流输出的读取，该电路会导致存储单元逻辑状态的错误显示。这些读取错误系简称为″读取幅度″。藉由提供与提供给所感测存储单元源极位线的电压实质相同的电压给邻近存储单元的源极位线，可明显免除跨经邻近存储单元间的电压降且因此可避免在读取感测电流输出时的变动。此电流输出系提供给源极侧电路，该源极侧感测电路产生通过感测放大器感测以便产生存储单元逻辑状态指示的相关读取感测电压。因为由邻近存储单元的漏电流所引起的电流变动已消除，所以可确保更一致性的存储单元读取。这些特性是由本发明的源极侧感测结构而提供的。
本发明的感测结构的特征为有较少的位线需要预先充电(例如，仅两条位线需要预先充电)，此乃不同于藉由传统感测结构扇区的所有位线或整个阵列的所有位线均需要充电。
本发明的感测结构的另一个特征为可获得比传统结构更稳定的输出显示，其是藉由消除因为在邻近存储单元间的漏电流和在所产生存储单元感测电流中的变动而引起的动态特性，所以可改善读取信号的幅度。这特性在多位内存装置中是特别有用的，在此需要较高的信号幅度以便区别各位间的门限分布区。
本发明的感测结构的再一个特征为因为消除邻近存储单元的漏电流，所以可以减少制造时须将加以考量的漏电流。
与传统感测结构相比，本发明的优点为免除位线和阵列存储单元的动态充电特性。除此之外，本发明也消除存储单元电流读取因为在存储单元感测或预先充电电压断接之后由于读取时序所引起的变动。因此，读取时序将不会影响真正的读取。
因此，提出用于为虚拟接地闪存操作产生闪速存储单元逻辑状态显示的内存系统，其很明显地不受邻近存储单元的充电共同漏电流影响。
本发明的概念可应用在包含有虚拟接地存储单元结构的装置中，在此内存漏电流可能非常高，且此多位内存相关装置系使用较高的信号幅度。
为了达到前述的及相关的目的，本发明包含有下文中详细说明及在申请专利范围中特别指出的各特征。下列说明及所附加的图式详细提出本发明的某些特定实施例。可是，这些实施例仅是用于说明可应用本发明原则的一些方法。本发明的其它的目的、优点和新颖特征将因为下列参考伴随图式而对本发明进行的详细说明而变得更加显而易见。
第1图系显示传统NOR闪存结构的概略图；第2图系显示传统虚拟接地闪速EPROM内存阵列的概略图；第3图系显示先前技艺中具有字线和位线译码电路的存储单元的虚拟接地阵列的简化概略图；第4图系显示形成较大内存阵列的数个内存扇区的结构方块图；第5图系显示用于指示在虚拟接地阵列内存储单元的状态的传统结构的系统电平功能区块图；第6图系显示传统结构用于在虚拟接地阵列中读取存储单元状态的四个范例步骤；第7图系显示整体位线电压对时间的波形图，其显示在传统存储单元感测结构的四个范围步骤中其位线电压的变化；第8图系显示存储单元感测电流强度对时间的波形图，其显示传统存储单元感测结构的四个范围步骤中其存储单元感测电流和漏电流的变化；第9图系显示用于具有邻近位预先充电的源极侧感测结构的范围系统的系统电平功能区块图，其可用于实现本发明的各种概念；第10图系显示依据本发明概念的第9图的源极侧感测电路范例的简化概略图；第11图系显示依据本发明概念的范例虚拟阵列部分，其具有感测存储单元和邻近存储单元、位线预先充电和保持电路、级联前置放大器、虚拟接地选择电路、和源极侧感测电路的简化概略图；和第12图系显示依据本发明概念用于感测虚拟接地闪速EPROM存储单元状态的范例方法的流程图。
具体实施例方式
现将参考图式说明本发明，其中相同的参考数字在全文中系标示相同的组件。本发明系有关于虚拟接地闪速EPROM阵列电路和用于为虚拟接地闪存操作产生闪速存储单元的逻辑状态显示的方法。此系统包含有位线预先充电和保持电路，其可供应预先充电电压Vss(例如，大约0伏特或接地)给邻近感测存储单元的存储单元的源极位线，其中所提供的电压很明显地与提供给感测存储单元的源极位线的电压相同(例如，大约0伏特或接地)。此系统更包含有选择位线译码电路，其在内存读取操作期间可选择将感测的存储单元的位线和邻近存储单元的位线，其中提供实质相同电压给邻近感测存储单元的存储单元的位线，该位线译码电路会降地或抵销习知的与邻近存储单元相关的漏电流。此系统也包含有核心存储单元感测电路，其可产生来自存储单元的核心存储单元感测电流，和产生闪速存储单元逻辑状态的指示，其很明显地与邻近存储单元的充电共享漏电流无关。
再次参考上列图标，第9图系显示用于具有邻近位预先充电的源极侧感测结构的范例系统600的系统电平功能区块图，其可实现本发明的各种概念。
范例闪存感测电路结构600包含有用于选择一个或多个字线635的列译码逻辑电路620，耦接至在阵列640内的存储单元漏极端的用于选择一个或多个位线645的漏极行译码逻辑电路650，和耦接至在阵列640内的存储单元源极端的用于选择一个或多个位线647的可选择源极行译码逻辑电路652。闪速存储单元640的阵列也包含有存储单元的一个或多个扇区(例如，512列和64行)，其与字线和位线的相等数目有关。
用于读取虚拟接地电路600的闪速存储单元的电路包含有预先充电和保持电路660，其仅以预先充电电压Vss(例如，大约0伏特或接地)680预先充电阵列的一个或多个扇区已选择位线，此电压Vss680与经由虚拟接地电路690所提供的电压实际上相同。级联前置放大器电路670经由漏极行译码电路650提供由VCC615产生的正电压VD(例如，大约1.2伏特)645给在阵列640内已选择闪速存储单元漏极侧的位线。已选择存储单元的源极侧是经由选择用源极行译码电路652透过邻近的源极侧位线而耦接至接地680以便经由虚拟接地切换电路690产生核心存储单元感测电流ICORE675。源极侧感测电路695感测闪速存储单元电流以便产生正确闪速存储单元逻辑状态的相关核心存储单元感测指示679。
第10图系显示与本发明概念有关的范例源极侧感测电路(例如，第9图的695)的简单概略图700。源极侧感测电路700感测闪速存储单元电流，且利用电流至电压转换器730将此核心存储单元感测电流ICORE710转换成核心存储单元感测电压VCORE750。在源极侧感测电路700内的另一个电流至电压转换器740也产生参考电流IREF720且将其转换成参考电压VREF760，其在感测放大器770中将其与VCORE750相比较。同时在源极侧感测电路700内的级联前置放大器电路705中将此二个电流至电压转换器730和740组合在一起。
于读取期间，在感测放大器770中将与闪速存储单元感测电流ICORE710相关的感测电压VCORE750和参考电压VREF760相比较，以便产生正确闪速存储单元逻辑状态的核心存储单元指示780。
为了可以对本发明的操作进行更佳的分析，在第11图中提出具有依据本发明概念的感测存储单元866和邻近存储单元856、位线预先充电和保持电路855、源极侧感测电路890、级联前置放大器875、虚拟接地选择电路865、和接地869的范例虚拟接地阵列部分800的简化概略图。可藉由漏极或源极行译码电路(未显示)选择范例位线组件BL1850至BL4880和范例字线组件WLn810，以便选择一个或多个存储单元846、856、866、876。
在此电路800中，依据本发明，首先藉由选择围绕此存储单元的漏极和源极端的两条位线和耦接至此存储单元栅极端的字线而选择将感测存储单元866。详言的，存储单元866是藉由源极位线BL2860和漏极字线BL3870以及耦接至其栅极端的字线WLn810而选择。邻近感测存储单元866的源极端(源极侧)的邻近位存储单元856也具有源极侧位线BL1850，而该源极侧位线BL2850伴随着源极侧位线BL2860，可藉由选择性将预先充电电压Vss(例如，大约0伏特或接地)耦接至位线850和860而将其预先充电至实质的相同电压。
级联前置放大器875接收所提供的VCC电源供应电压(例如，大约2.6至3.6伏特)，且依据本发明的基本概念将此电压转换成提供给位线870的VCC的模拟导出电压作为VD(例如，大约1.2伏特)。
虚拟接地是利用虚拟接地选择电路865和接地869而提供给所选择存储单元866。行选择CS晶体管852、862和872，以及选择线SEL晶体管853、863和873系用于为存储单元分别选择所希望漏极侧和源极侧位线。字节选择预先充电BSP晶体管851选择预先充电和保持电路855的应用，而字节选择漏极BSD晶体管871则选择级联前置放大器875的应用，且位选择接地BSG晶体管861为用于感测存储单元的源极侧的虚拟接地选择电路的一部分。
在为将感测存储单元866选择漏极侧和源极侧虚拟接地位元线之后，选择邻近位存储单元的源极侧位线，且选择感测存储单元的字线。除此之外，藉由BSP851选择预先充电和保持电路855，藉由BSD 871选择级联放大器电路875，且利用虚拟接地电路865选择接地869，将感测电压VD提供给位线870。在上述方法中，仅预先充电选择的位线(耦接至已选择感测存储单元866的源极的位线和耦接至邻近存储单元856的源极的位线)。
藉由经由所感测存储单元866而提供感测电压VD给漏极位线870的级联前置放大器建立到源极侧位线860和到接地869的电流路径ICORE。利用源极侧感测电路890侦测此存储单元感测电流ICORE且将其转换成感测电压VCORE，此电压系用于在感测放大器(参考第10图的770)中做为存储单元感应指示。
除了由源极侧感测电路890所感测的需要的ICORE电流路径外，在虚拟接地结构800中存在另一个充电共享电流路径ILEAKAGE，其从源极侧位线850流向所示的在邻近位存储单元856的源极侧上与所选择字线810相关的其它相接续的存储单元(例如，存储单元846)。当所有朝向邻近位存储单元856的源极侧的存储单元均没有提供电压给其位线且是浮动时，跨接在这些存储单元上的电压降会产生通过这些存储单元的漏电流路径。可是，本发明藉由提供实质相同Vss电压给邻近存储单元和受感测存储单元的源极侧位线而删除流经邻近存储单元的漏电流。
藉由提供实际相同电压Vss(例如，大约0伏特或接地)给感测存储单元866的源极侧位线860和邻近存储单元856的源极侧位线850，或为所感测存储单元和邻近存储单元维持此相同的电压，则任何可能从邻近位存储单元856流向沿着字线上任何其它源极侧存储单元的漏电流将不会对核心存储单元的感测电流ICORE发生影响。换句话说，假如有邻近存储单元漏电流，则本发明的方法会产生有关此存储单元感测电流不受影响的情况。
相反地，在传统的感测结构中，预先充电电压起先是提供给所有的位线，然后使其与邻近位源极侧的位线断接，所以不期望的充电共享电流ILEAKAGE会从级联前置放大器875经由源极侧位线860而沿路径流向邻近位存储单元856，且流至在感测存储单元866的源极侧上与所选择字线810相关的所有其它存储单元。因此，在传统配置中从级联前置放大器875流出的总感测电流将为ITOTAL＝ICORE+ILEAKAGE，且可能导致存储单元的逻辑状态的读取感测指示错误或具有增大的信号幅度。
从另一个概念，且依据本发明的基本概念，藉由提供几乎相等的电压给邻近位存储单元的两侧，所以在邻近位上不会有电压降，且因此没有可能影响感测电流的电流流经邻近位。
本发明的另一个显著特征系有关于选择用源极行译码电路(第9图的652)，其在读取操作模式下，可选择感测存储单元的特定源极侧位线且将其耦接至源极侧感测电路(第9图的695、第10图的700、或第11图的890)和虚拟接地选择电路(第9图的690或第11图的865)，且可用于选择源极侧邻近位存储单元的位线并将其耦接至充电和保持电路(第9图的660或第10图的855)。
在本发明的另一个概念中，漏极行译码电路(第9图的650)可用于选择感测存储单元的特定漏极侧位线且将其耦接至级联前置放大器电路(第9图的670或第11图的875)。因此为了选择其源极端与位线BLx相关的存储单元以供读取，选择源极行译码电路652系用于选择位线BLx和BLx-1以便将源极侧电压提供至此(例如，大约0伏特或接地)。除此之外，对所选择的存储单元(其源极端与位线BLx相关)，可使用漏极行译码电路650选择位线BLx+1以便提供漏极侧VD存储单元感测电压至此(例如，大约1.2伏特)。
因此，在此所显示的本发明结构系用于在虚拟接地EPROM内存应用中执行存储体操作(例如，规划和删除)以便感测闪速存储单元逻辑状态的指示，其很明显地与邻近存储单元的充电共享漏电流无关。
本发明可将充电共享漏电流效应从存储单元感测电流中消除，因此所产生的存储单元在读取时因为改善其读取信号的幅度所以可提高其正确性。
因此，本发明的感测结构使得所选择位线上的充电在存储单元电流感测之前能够固定在一个稳定电压，而不是在动态放电期间尝试取样存储单元，所以使得读取感测电流在整个感测操作期间均能保持稳定，且使得感测操作的时序变得不重要。具有上述这些优点的感测结构能够产生更稳定的输出显示，且不会因为充电共享漏电流或读取感测时序而有变动。这些特征在减轻制造时的漏电流需求，和/或当存储单元漏电流也许高时是非常有用的，且尤甚者在多位内存装置中需要较高的信号幅度以便可分辨用于定义各位的VT的门限分布区之间时这些特性更是有用。
也可发现在本发明中，就给定的感测存储单元而言，在阵列中需要预先充电的位线减少，其不同于在传统的感测结构中必须对一个扇区内的所有位线，或整个阵列的所有位线预先充电。
上述范例系针对具有传统单位元、堆栈栅极型闪速存储单元进行讨论。另一方面，在依据本发明的内存装置中，存储单元可能包含有多位的闪速存储单元结构，所以希望能够提供另一个也是在本发明目之内的结构。
在本发明的再一个概念中提供一种方法可在内存装置进行读取操作时显示虚拟接地闪速存储单元(具有邻近位预先充电的源极侧感测)的逻辑状态，该方法可应用于此处所列举和说明的内存装置中，以及其它的内存装置中。兹参考第12图，图中所列举的范例方法900可依据本发明的概念用于感测虚拟接地闪速EPROM存储单元的状态。虽然在此所列举和说明的范例方法900为一连串的动作和事件，但是本发明并不是仅限于这些动作或事件在此所列举的顺序，因为有些依据本发明的步骤可能以不同的顺序发生和/或与非在此所列举和说明的其它步骤同时发生。除此之外，并不是所有列举的步骤均需要用于实现依据本发明的方法。再者，很明显地方法900是可依据在此所列举和说明的装置和系统以及未在此显示的其它系统实现。
方法900包含有选择与将读取存储单元相关的字线和位线，以及邻近位存储单元的位线。方法900更包含有提供给邻近存储单元位线的电压和保持此电压，此电压基本上与提供给将感测存储单元源极位线的预先充电电压相同，之后产生核心存储单元读取感测电流和相关的读取感测电压。方法900也包含有产生参考存储单元电流和相关的参考存储单元电压，且利用比较读取感测电压和参考电压而决定所选择核心存储单元的逻辑状态，因此可消除充电共享漏电流的变动，此变动可能反应在内存读取感测操作的显示上。具有邻近位预先充电方法的虚拟接地源极侧感测结构是从步骤910开始。在步骤920仅藉由选择源极行译码电路(例如，用于所选择存储单元的BLx和用于邻近存储单元的BLx-1)选择将感测存储单元的源极侧位线和邻近位存储单元位线，且将基本上与提供给将感测存储单元源极位线的预先充电电压相同的预先充电电压Vss(例如，大约0伏特或接地)提供给源极侧位线且固定的。在930，利用漏极行译码选择电路选择感测存储单元的漏极位线(例如，用于其源极连接至BLx的存储单元的BLx+1)，且级联前置放大器电路产生感测电压VD(例如，大约1.2伏特)给感测存储单元的漏极位线。选择耦接至感测存储单元栅极的字线且在940提供字线电压。在950，藉由源极侧感测电路感测所选择内存核心存储单元的感测电流ICORE且将其转换成感测电压VCORE(例如，第10图的710和750)，其也产生参考电流IREF且将其转换成VREF(例如，第10图的720和760)。其后，在步骤960，藉由读取感测电压VCORE和参考电压VREF的比较而侦测核心存储单元的逻辑状态且将其结果显示在感测放大器的输出端(第10图的770)。感测放大器的输出假如存储单元电流不大于参考存储单元电流时会在步骤970中导致已规划逻辑状态，或假如存储单元电流大于参考存储单元电流时会在步骤980中导致删除或未规划逻辑状态。在任何事件中，具有邻近位预先充电操作的源极侧感测结构之后是在990结束，且在其后内存装置的删除或规划感测操作中重复方法900。
因此方法900提供可在所选择位线上进行稳定、低漏电流、正确的存储单元感测读取、预先充电和保持、及感测电路，此电路可以提供基本上与感测存储单元预先充电电压相同的电压且保持此电压及利用此电压消除充电共享漏电流的变动，此变动通常会反映内存读取感测操作的显示。具有邻近位预先充电的源极侧感测结构因此很明显地不会受充电共享漏电流变动影响且可用于虚拟接地闪速EPROM内存阵列的删除或规划感测操作。也可依据本发明提供其它不同的方法，因此可使用存储单元感测结构免除存储单元或位线漏电流的影响。
虽然已经根据一个或多个应用显示和说明本发明，然具有此方面技艺者一旦在读取和了解此说明书及其附加图标之后将可提出其均等的变动及修改。特别是针对上述组件(组件、装置、电路等)所执行的各种功能，用于描述这些组件的术语(包含有所提及的″装置″)除非特别说明，希望能够对应于执行上述组件的特殊功能的任何组件(也即，功能上均等)，就算其结构与所提出结构并不完全相同，此处所提出的结构系用于执行本发明在此所列举的基本应用。除此之外，虽然仅针对其中一些应用提出本发明的特殊特征，但是为了达到给定或特殊的应用，这些特征可以与其它应用的一个或多个特征组合。再者，术语″包含″的使用范围涵盖有详细说明和专利保护范围，此术语将涵盖类似术语″由…组成″的功能。
工业应用此装置及相关方法可在如虚拟接地闪速结构等闪存装置的领域中用于消除邻近位的充电共享漏电流的效应，且在存储单元电流读取操作期间降低瞬时感测电流损失。
权利要求
1.一种用来产生闪速存储单元的逻辑状态的指示的系统(600、800)，该闪速存储单元用于虚拟接地闪速存储体结构，该系统包括虚拟接地闪存阵列(640)，其建构成具有与位线相关的存储单元的行，和与字线相关的所述阵列的存储单元的列，以便选择所述阵列的核心存储单元，其中与指定字线相关的存储单元的漏极和源极端串联耦接在个别位线之间，而该等存储单元的栅极耦接至个别的字线；漏极位线电路(650)，其可用于为所选择的将感测存储单元的漏极端产生漏极端电压；核心存储单元感测电路(695)，其可用于在与所选择的将感测存储单元的源极端相关的位线上感测核心存储单元电流(675)，且产生闪速存储单元逻辑状态的指示(679)；位线预先充电和保持电路(660)，其建构成在读取操作期间提供源极端电压给与所选择的将感测存储单元的邻近存储单元的源极端相关的位线，其中所提供的源极端电压很明显地与提供给所选择的将感测存储单元的源极端的位线有相同的位线电压；以及选择位线译码电路(652、660、690、695)，其可于在读取操作期间选择所选择的将感测存储单元的位元线和邻近存储单元的位线，其中提供电压给邻近感测存储单元的存储单元的位线以消除充电共享漏电流，此漏电流通常会流至邻近存储单元。
2.如权利要求1所述的系统(600、800)，其中该选择位线译码电路(652、660、690、695)包含有选择源极行译码电路(652)，该译码电路(652)在内存读取操作期间可选择所选择的将感测存储单元的源极端的位元线和邻近存储单元的源极位线，以便提供实质相同电压给这些位线，因而可以实质地短路该邻近的存储单元并明显地防止与该邻近存储单元相关的漏电流。
3.如权利要求1所述的系统(600、800)，其中该核心存储单元感测电路(695)包含有级联前置放大器电路(670)可用于感测与所感测存储单元相关的核心存储单元感测电流(675)，以便产生与该核心存储单元感测电流(675)相关的核心存储单元感测输出电压值(710)、产生与该参考存储单元相关的参考存储单元电流、和产生与该参考存储单元电流相关的参考输出电压值(720)；以及感测放大器(700)，利用该级联前置放大器电路(670)的核心存储单元感测输出电压值和参考电压输出(760)的比较(770)而产生该闪速存储单元逻辑状态的指示(679、780)。
4.如权利要求1所述的系统(600、800)，其中该选择位线译码电路包含有选择漏极行译码电路(652)，该译码电路(652)可用于选择所选择存储单元(866)的漏极位线(870)，以便在内存读取操作期间提供漏极端电压至此位线(870)。
5.如权利要求4所述的系统(600、800)，其中该漏极端电压包含有大约1.2伏特的存储单元感测电压。
6.如权利要求1所述的系统(600、800)，其中该选择位线译码电路包含有选择源极行译码电路(652)，该译码电路(652)可用于选择所选择存储单元(866)的源极位线(860)，以便在内存读取操作期间提供源极端电压至此位线(860)。
7.如权利要求6所述的系统(600、800)，其中该源极端电压包含有电路的接地电位。
8.一种在虚拟接地闪存装置中执行存储单元电流读取操作的方法(900)，包含下列步骤选择位线(860、870)，该等位线围绕着受感测的存储单元(866)；选择位线(850)，该位线(850)与邻近于感测的存储单元(866)的存储单元(856)的源极端(857)相关；提供源极端电压给所选择的位线(870)，该位线(870)耦接至感测存储单元(866)的源极端；提供存储单元感测电压给选择的位线(870)，该位元线(870)耦接至感测存储单元(866)的源极端(857)；提供存储单元感测电压给选择的位((870)，该位元线(870)耦接至感测存储单元(866)的漏极端(868)；选择字线(635、810)，该字线耦接至该感测存储单元(866)的栅极，且提供读取电压至此字线；提供和保持给所选择邻近存储单元位线(850)的预先充电电压，其中此预先充电电压实质上与提供给该感测存储单元(866)的源极位线(860)的源极端电压相同的电压，因此可在感测存储单元的读取操作期间将邻近存储单元(856)实质地短路掉；以及感测来自在该感测存储单元(866)的源极侧上的核心存储单元感测电流(675)的核心存储单元逻辑状态指示。
9.如权利要求8所述的方法(900)，其中该感测核心存储单元逻辑状态包含有利用级联前置放大器感测核心存储单元感测电流(710)，此级联前置放大器会产生与该存储单元相关的核心存储单元感测电流(710)、产生与该核心存储单元感测电流(710)相关的输出电压值(750)和产生与参考存储单元电流(720)相关的参考存储单元输出电压(760)；以及利用感测放大器(770)产生该闪速存储单元逻辑状态的指示(760)，此感测放大器(770)能够接收该级联前置放大器的电压输出，其中和提供给与该存储单元源极端相关的位线的预先充电压几乎相等的邻近存储单元位线电压，会导致该级联前置放大器的输出电压和感测放大器的指示很明显地不受邻近存储单元的充电共用漏电流影响。
10.如权利要求8所述的方法(900)，更包含有将沿着与感测存储单元相关的字线(810)的非选择位线(880)分别维持在浮动状态或高阻抗状态。
全文摘要
本发明揭示一种系统(600、800)以便为虚拟接地闪存(640)的操作产生闪速存储单元(866)的逻辑状态指示(679)。系统(600、800)包含有位线预先充电和保持电路(660、855)，可用于在读取操作期间提供源极端电压(859)(例如，大约0伏特或接地)给与所感测存储单元邻近的存储单元(856)的源极端(857)相关的位线(850)且维持此电压，其中所提供的源极端电压很明显地与提供给所选择的将感测存储单元(866)的源极端位线(860)的位线虚拟接地电压(869)电压相同。系统(600、800)也包含有漏极位线电路(650、875)，可用于为所选择的将感测存储单元(866)的漏极端(868)产生漏极端电压(615、815)。系统(600、800)更包含有选择位线译码电路(652)，可用于选择感测存储单元(866)的位线(860、870)和邻近存储单元(856)的位线(850)，和核心存储单元感测电路(695、890)，可用于在读取操作期间在与所选择的将感测存储单元(866)的源极端(867)相关的位线上感测核心存储单元电流(675)，且产生闪速存储单元逻辑状态的指示(679)，此指示实质上不受邻近存储单元的充电共享漏电流影响。
文档编号G11C16/04GK1615526SQ02827260
公开日2005年5月11日 申请日期2002年12月17日 优先权日2002年1月16日
发明者P-L·陈, M·A·范布斯柯克, Y·孙 申请人:先进微装置公司