专利名称：光学读取头取样介面系统的制作方法
技术领域：
本发明是关于一种介面电路系统，特别是指一种取样介面电路，在不同工作电压的芯片或电路之间，提供一个信号取样与保持的功能，并可在高压操作时，保护较低工作电压的芯片或电路。
背景技术：
当一信号经由一较高工作电压电路传送至一较低工作电压电路，在此二电路之间，必须有一介面电路，将此信号衰减至该较低工作电压电路所能容忍的范围。例如，一般光学读取头工作电压为5伏特，光驱控制芯片工作电压为3.3伏特。若将光学读取头输出的烧录电压(3.3伏特～5伏特)直接输入光驱控制芯片，则此光驱控制芯片在长时间工作后，其输入端3.3伏特制程的氧化层将会崩溃，造成芯片的永久毁损。
已知技术如图1所示，光学读取头90有一电压输入101，其可为烧录电压及读片电压(1.4至2.8伏特)。利用第一分压电阻102及第二分压电阻103所组成的分压电路，将烧录电压衰减至3伏特以内以使光驱控制芯片100在可接受范围内，由于烧录电压经分压电路被控制在3伏特以下，所以可避免光驱控制芯片100输入端的氧化层发生崩溃。至于电压输入101产生的读片电压则透过光驱控制芯片输入端，如交换式运算放大器104，进行信号取样与保持作用，产生一电压输出105至光驱控制芯片内部来进行运作。
然而分压电路所形成的通路I，光学读取头必须提供额外的电流，造成消耗额外的功率并引入热噪声。且电阻102与103越大，交换式运算放大器的输入端的设定时间就越大，也就减少了实际取样时间。另外分压电路除了衰减不取样的烧录电压外，也衰减了欲取样的读片电压，若衰减的读片电压再与后端的噪声混合，将会使得信号噪声比SNR下降，且两个电阻也占芯片相当大的面积。
发明内容
鉴于上述的发明背景中，已知技术必须提供额外的电流来驱动电阻的负荷，电阻愈大，则交换式运算放大器的设定时间就愈大，相对而言就减少了实际取样的时间。同时除了衰减不取样的烧录电压也衰减了欲取样的读片电压。
本发明之一目的，在于使用P型MOS，可读取完整范围的读片电压，减低光学读写头的驱动负荷，提高信号对噪声比，减少取样转态时间并增加实际取样时间，可得到较佳的伺服信号。
本发明的另一目的，为使用PMOS来节省功率消耗以及节省芯片面积，并消除热噪声。
本发明的再一目的，可只使用制程上常用的元件构成，以增加制程的可靠度。
为达到上述目的，本发明的一种光学读取头取样介面系统，包含一光学读取头，输出一读片电压与一烧录电压之一；一P型金氧半导体(PMOS)，具有一第一源/漏极接收该读片电压与该烧录电压之一，一栅极接收一栅极电压，用以使该PMOS的一第二源/漏极与该第一源/漏极为导通状态，一内部基底部分接收一控制电压；一提升电压电路，连接至该PMOS的栅极，用以提高该栅极电压到大于该控制电压，使该第一源/漏极与该第二源/漏极由导通状态切换到隔离状态，以阻隔该烧录电压；以及一取样保持电路，连接至该第二源/漏极，对该读片电压进行取样保持。
本发明另提供一种光学读取头取样介面系统，包含一光学读取头，输出一读片电压与一烧录电压之一；一P型金氧半导体(PMOS)，具有一第一源/漏极接收该读片电压与该烧录电压之一，一栅极接收一栅极电压，用以控制该PMOS的一第二源/漏极与该第一源/漏极为导通状态，一内部基底部分连接到该第一源/漏极；一电压调整电路，连接至该PMOS的栅极，并接收一取样信号控制，以控制该PMOS以输出该读片电压及阻隔该烧录电压；以及一取样保持电路，根据所接收该取样信号控制，来对该PMOS的一第二源/漏极进行该读片电压的取样。
图1显示已知的光学读写头取样介面电路；图2显示一符合本发明的一具体实施例示意图；图3显示一符合本发明的另一具体实施例示意图；图4显示一符合本发明的另一具体实施例示意图；图5显示一符合本发明的另一具体实施例示意图；图6显示一符合本发明的另一具体实施例示意图；图中符号说明90、180 光学读取头100、200 光驱控制芯片101、201、301、401、501、601 电压输入102、103、202 电阻104、212、306、406、506、606 交换式运算放大器105、213、307、407、507、607 电压输出203、207、209 PMOS204 提升电压电路205、206、208、210 NMOS211 电容214 反向信号产生器
215 取样电路302、3031 PMOS303、403、503、603 栅极电压输出电路3032、3033 NMOS304、404、504 控制电路305、405、505 反向信号产生电路310、410、510、610 电压调整电路402、4031 PMOS4041 NMOS4042 反向器406 交换式运算放大器502、5031、5041 PMOS5032 NMOS5042 电容604 控制电路605 缓冲电路602、6031 PMOS具体实施方式
本发明用示意图详细描述如下，在详述本发明实施例时，表示光学读取头取样介面电路的架构图会不依一般比例作局部放大以利说明，然不应以此作为有限定的认知。
参照图2，于一实施例中，电压输入201由光学读取头180所输出一电压，此电压至少可为读片电压(约1.4至2.8伏特)及烧录电压(约3.3至5伏特)，在本实施例中，以一P型金氧半导体203，置于光学读取头180与交换式运算放大器212之间，用以接收读片电压或烧录电压，其中输入电压201是烧录电压与读片电压交错地出现。为了避免控制芯片前端因接收过高的烧录电压而损毁，本具体实施例提供一P型金氧半导体(PMOS)203、一电阻202以及一提升电压电路204。当读片电压输入时，栅极D上所提供栅极电压(约3.3伏特)使PMOS203导通，其第一源/漏极A与第二源/漏极C为导通状态，连接到第二源/漏极C的交换式运算放大器212可进行对读片电压取样动作，其所接受的读片电压可以完整涵盖目前所使用读片电压范围(1.4伏特至2.8伏特)。输入若为过高电压，如烧录电压时，则必须要使第二源/漏极C不超过控制芯片的工作电压(约3.3伏特)，而烧毁到光驱控制芯片200内部输入端部分元件的氧化层。同时在较高的烧录电压(例如5伏特)输入下，对于第一源/漏极A与内部基底部分B也会形成一导通的PNJunction，所以内部基底部分B点会被拉升到4.3伏特(5-Vt；Vt为PMOS临限电压0.7伏特)，因此设计上会在内部基底部分B再加一电阻202，其一端连接于P型金氧半导体203的内部基底部分B，而另一端连接于控制芯片的工作电压VDD，如此一来可以限制内部基底部分B被拉升到4.3伏特时流入VDD(约3.3伏特)的电流量，此处电阻202例如可设计为20K欧姆时，则流入VDD的电流量为(4.3-3.3)/20000等于50毫安，而要限制电流需要较大的电阻值，但又受限于制程，故通常电阻值约为10K欧姆至40K欧姆。但在内部基底部分B为4.3伏特大于栅极D上的栅极电压(约3.3伏特)情况下，PMOS203仍为导通，第一源/漏极A仍会将烧录电压传送到第二源/漏极C而无隔绝的效果。因此设计上我们再使用一提升电压电路，连接于PMOS203的栅极，用以将栅极D点电压推升到大于内部基底部分B点的控制电压，同时D点电压与其它所有节点间的压差都不大于VDD，以确保内部元件的稳定性。
提升电压电路204包括由反向信号产生器214、一电容211以及一逻辑传输电路(后面说明)所构成，其中，反向信号产生器214由奇数个反向器所构成，其输入端接收取样信号(SAMPLE)，输出端连接到电容211之一端K点，逻辑传输电路包括由第一NMOS205、第二NMOS206、第一PMOS209、第三NMOS210、第二PMOS207、第四NMOS208、反向器216所构成。其中，第一NMOS205与第二NMOS206串联于PMOS203的栅极与低电压(例如接地电压)之间，第一PMOS209连接于PMOS203的栅极与电容211的另一端G点之间，第三NMOS210连接于电容211的另一端G点与基准电压VRD之间，第三NMOS210栅极与第一PMOS209栅极相连，第二PMOS207连接于第一NMOS205栅极(同时接收一高准位电压VDD)与第一PMOS209栅极之间，第四NMOS208连接于第一PMOS209栅极与基准电压VRD之间，第二PMOS207与第四NMOS208的栅极接收反向取样信号，以及一反向器216输入端接收反向取样信号，输出端连接到第二NMOS206的栅极。
在运作时，反向信号产生器214接收由取样电路215所产生的取样信号(SAMPLE)，来产生反向取样信号输出到一电容211之一端K点与反向器216输入端I点。当SAMPLE等于1表示进行取样下，I点以及K点逻辑为0，如为0伏特，使第四NMOS208为不导通状态，但第二PMOS207导通下，使得H点因VDD电压供应下升到高电位，进一步导通第三NMOS210，将基准电压VRD(1.5伏特)供应到电容另一端G点，电容211之一端K点与另一端G点之间存在1.5伏特的电压差，同时输入到I点的反向取样信号(此时为逻辑0)再经反向器216后，可导通第二NMOS206，加上第一NMOS205栅极连接到VDD也导通，所以PMOS203的栅极D点连接到低电压，PMOS203为导通状态，因此SAMPLE等于1为在电压输入为读取电压时，可确保读取电压输入到交换式运算放大器212。同时H点因VDD电压供应下升到高电位，使得第一PMOS209不导通，因此电容211的1.5伏特电压差可以保留而不因放电而消失。
接着，SAMPLE等于0时，I点以及K点逻辑为1，即为控制芯片的工作电压3.3伏特。K点提升3.3伏特，由于电容的电压连续性，G点电压为3.3伏特加前述电容211的储存值1.5伏特电压，则此处G点电压为4.8伏特，又NMOS开关208以及PMOS开关209导通，D点电压为4.8伏特，故可关闭P型金氧半导体203，而C点将维持原电位，而交换式运算放大器212也因SAMPLE等于0而不取样。当SAMPLE等于0时，各节点电压V(D)＝V(G)＝4.8伏特，V(J)＝V(H)＝1.5伏特，V(L)＝3.3-0.7＝2.6伏特，V(B)＝4.3伏特，因任意相邻节点都小于3.3伏特，故没有制程可靠性的问题。
图2产生一高电压于PMOS栅极来关闭PMOS，以达成隔离烧录电压，在此我们可直接使用烧录电压，来对应产生高电压于PMOS栅极，如此就可进一步简化上述电路，而达到相同的隔离效果。
如图3所示，为本发明的另一实施例，以一PMOS302，置于光学读取头(未显示)与交换式运算放大器之间，用以接收读片电压以及烧录电压，并且使其输出为一读片电压，作为交换式运算放大器所接收。本实施例包含光学读取头的电压输入301、PMOS302、电压调整电路310以及交换式运算放大器306。其中，电压调整电路310可设计包括一反向信号产生电路305、一控制电路304及一栅极电压输出电路303所构成。其中，反向信号产生电路305使用多数个反向器来产生一反向取样信号与取样信号输出，控制电路304为一反向器，以输入端接收反向取样信号，并于输出端产生一控制信号于M点。栅极电压输出电路303接收取样信号与控制信号，以产生栅极电压于O点，其包括由一控制PMOS3031、一第一NMOS3032与第二NMOS3033串联所构成，控制PMOS3031的栅极接收控制信号，其源极与其基底共同连接PMOS302的第一源/漏极，其漏极连接到PMOS302的栅极与第一NMOS3032的漏极，第一NMOS3032的栅极连接一高准位电压(3.3伏特)，源极连接到第二NMOS3033的漏极，第二NMOS3033的栅极接收由N点上的取样信号，源极连接到一低准位信号(例如接地电位)。其电路运作详细说明如下当取样信号(SAMPLE)等于1时，由反向信号产生电路305与控制电路304可得知M点等于1(此处为3.3伏特)以及N点等于1，则PMOS3031关闭，NMOS3033导通。最后O点则拉至接地，PMOS302导通。反之，当SAMPLE等于0时(使PMOS302关闭以对烧录电压进行隔离时)，由反向信号产生电路305与控制电路304可得知M点等于0(此处为0伏特)以及N点等于0，则PMOS3031导通，NMOS3033关闭。最后O点则拉至输入电压，因此时为非取样时间，也就说输入电压为烧录电压，属于高电压，故PMOS302关闭。这里要说明的是，PMOS302的基底、源极与门极等电位，故不会有制程可靠度的问题。再者，NMOS3032是用以保护NMOS3033，当高电压输入时以确保NMOS3032的输出，源极输出小于3.3-Vt。
如图4所示，为本发明的另一实施例，以一PMOS402，置于光学读取头(未显示)与交换式运算放大器之间，用以接收读片电压以及烧录电压，并且使其输出为一读片电压，作为交换式运算放大器所接收。本实施例包含光学读取头的电压输入401、PMOS402、电压调整电路410以及交换式运算放大器406。其中，电压调整电路410可设计包括一反向信号产生电路405、一控制电路404及一栅极电压输出电路403所构成。上述反向信号产生电路405与栅极电压输出电路403的架构与收发信号与图3相同，在此不再重复说明。不同在控制电路404为一反向器4042与一第三NMOS4041所构成，反向器接收反向取样信号，并由第三NMOS4041控制输出控制信号，第三NMOS4041的漏极与栅极共同连接到反向器，且源极连接一低准位电压(例如接地电压)。其电路运作详细说明如下本实施例工作方式与图3相同，唯控制电路404于反向器的NMOS(未显示)端再加上一或多个NMOS4041。其目的为使P点的低电压不要降至零伏特，以及不使PMOS4031基极及源极电压差超过3.3伏特。于实施例中可串接1至3颗N型金氧半导体，其形式可为二极管连接方式，如此P点的高电压仍可为3.3伏特，且低电压就可以是1至1.7伏特之间，就不会伤害到PMOS4031。
如图5所示，为本发明的另一实施例，以一PMOS502，置于光学读取头(未显示)与交换式运算放大器之间，用以接收读片电压以及烧录电压，并且使其输出为一读片电压，作为交换式运算放大器所接收。本实施例包含光学读取头的电压输入501、PMOS502、电压调整电路510以及交换式运算放大器506。其中，电压调整电路510可设计包括一反向信号产生电路505、一控制电路504及一栅极电压输出电路503所构成。上述反向信号产生电路505与栅极电压输出电路503的架构与收发信号与图3相同，在此不再重复说明。不同在控制电路504为反向器5043、第二PMOS5041以及电容5042所构成，反向器5043与第二PMOS5041栅极同时接收反向取样信号，电容5042一端连接反向器5043输出端与第二PMOS5041源极，电容5042另一端连接第二PMOS5041漏极与PMOS5031的栅极。其电路运作详细说明如下本实施例工作方式与图3近似，当SAMPLE等于1时，S点等于0则PMOS5041导通。T＝U＝W＝3.3伏特。PMOS5031关闭，NMOS5032导通。X点为零伏特，PMOS502导通。当SAMPLE等于0时，S点等于1则PMOS5041关闭。T＝W＝0伏特，U点瞬间为零伏特。PMOS5031导通，NMOS5032关闭。X点为栅极的输入电压，PMOS502关闭。
这里要说明的是，当SAMPLE等于0时，U点瞬间为零伏特是由于电容5042两端电位差连续性原理。也由于如此PMOS5031快速导通而PMOS502得以瞬间关闭。于此关闭PMOS502没有延迟。再者，X点电压上升，而U点也跟着上升，其关为T点与X点的分压。其可经由调整电容比，即可得一稳定状态。X点电压上升并不会产生制程可靠度的问题。又本实施例使用的元件皆是一般常用元件，而且占芯片面积和功率的消耗都很小，故本实施例减少了许多制程上的风险。
如图6所示，为本发明的另一实施例，以一PMOS602，置于光学读取头(未显示)与交换式运算放大器之间，用以接收读片电压以及烧录电压，并且使其输出为一读片电压，作为交换式运算放大器所接收。本实施例包含光学读取头的电压输入601、PMOS602、一电压调整电路610以及交换式运算放大器606。其中电压调整电路610包括控制电路604、栅极电压输出电路603以及缓冲电路605。其中栅极电压输出电路603与图3对应电路相同在此不再重复说明，缓冲电路605虽与图3反向信号产生电路305架构(由复数个反向器构成)相同，然在此我们并不产生反向取样信号，而是延迟取样信号输出到栅极电压输出电路，另外控制电路604包括一NMOS6041所构成，其中NMOS栅极与漏极共同连接到一高准位电压(例如3.3伏特)，并于源极产生一控制信号于Q点。其电路运作详细说明如下本实施例工作方式与图3相同，唯NMOS6041所形成二极管连接不同。二极管连接下的控制电路604连接至控制芯片的工作电压，此实施例为3.3伏特，则输出Q点为3.3-Vt。又当PMOS6031的源极电压大于栅极(即Q点)电压一个Vt时，PMOS6031导通。故得输入电压减去Q点电压大于Vt，也就是说输入电压大于3.3伏特时，PMOS6031导通并关闭PMOS602。
以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在所述的权利要求中。
权利要求
1.一种光学读取头取样介面系统，其特征在于，包含一光学读取头，输出一读片电压与一烧录电压之一；一P型金氧半导体PMOS，具有一第一源/漏极接收该读片电压与该烧录电压之一，一栅极接收一栅极电压，用以使该PMOS的一第二源/漏极与该第一源/漏极为导通状态，一内部基底部分接收一控制电压；一提升电压电路，连接至该PMOS的栅极，用以提高该栅极电压到大于该控制电压，使该第一源/漏极与该第二源/漏极由导通状态切换到隔离状态，以阻隔该烧录电压；以及一取样保持电路，连接至该第二源/漏极，对该读片电压进行取样保持。
2.如权利要求1所述的光学读取头取样介面系统，其中该该烧录电压大于该读片电压。
3.如权利要求1所述的光学读取头取样介面系统，其中该烧录电压为3.3至5伏特，该读片电压为1.4至2.8伏特。
4.如权利要求1所述的光学读取头取样介面系统，更包括一电阻一端连接于该内部基底部分，该电阻的另一端接收一工作电压。
5.如权利要求4所述的光学读取头取样介面系统，其中该工作电压为3.3伏特。
6.如权利要求1所述的光学读取头取样介面系统，更包括一取样电路，根据该读片电压与该烧录电压，产生一取样信号，用以控制该取样保持电路进行取样与提升电压电路阻隔该烧录电压。
7.如权利要求6所述的光学读取头取样介面系统，其中该提升电压电路经由该取样信号控制一电容，以提高该P型金氧半导体的栅极电压到大于该控制电压。
8.如权利要求7所述的光学读取头取样介面系统，其中该提升电压电路更包括一反向信号产生器，接收该取样信号，并产生一反向取样信号到该电容之一端，以及一逻辑传输电路，连接该电容的另一端与该PMOS的栅极，并接收一基准电压与该反向取样信号。
9.如权利要求7所述的光学读取头取样介面系统，其中该逻辑传输电路包括一第一NMOS与一第二NMOS串联于该PMOS的栅极与一低电压之间，一第一PMOS连接于该PMOS的栅极与该电容的另一端之间，一第三NMOS连接于该电容的另一端与该基准电压之间，该第三NMOS栅极与第一PMOS栅极相连，一第二PMOS连接于该第一NMOS栅极与第一PMOS栅极之间，一第四NMOS连接于该第一PMOS栅极与该基准电压之间，该第二PMOS与第四NMOS的栅极接收该反向取样信号以及一反向器，输入端接收该反向取样信号，输出端连接到该第二NMOS的栅极。
10.如权利要求1所述的光学读取头取样介面系统，其中该取样保持电路，为一交换式运算放大器SOP。
11.一种光学读取头取样介面系统，其特征在于，包含一光学读取头，输出一读片电压与一烧录电压之一；一P型金氧半导体PMOS，具有一第一源/漏极接收该读片电压与该烧录电压之一，一栅极接收一栅极电压，用以控制该PMOS的一第二源/漏极与该第一源/漏极为导通状态，一内部基底部分连接到该第一源/漏极；一电压调整电路，连接至该PMOS的栅极，并接收一取样信号控制，以控制该PMOS以输出该读片电压及阻隔该烧录电压；以及一取样保持电路，根据所接收该取样信号控制，来对该PMOS的一第二源/漏极进行该读片电压的取样。
12.如权利要求11所述的光学读取头取样介面系统，其中该电压调整电路更包括一反向信号产生电路，接收该取样信号产生一反向取样信号，并输出该取样信号；一控制电路，接收该反向取样信号，产生一控制信号；以及一栅极电压输出电路，接收该取样信号与该控制信号，以产生该栅极电压。
13.如权利要求12所述的光学读取头取样介面系统，其中该反向信号产生电路使用复数个反向器。
14.如权利要求12所述的光学读取头取样介面系统，其中该栅极电压输出电路包括一控制PMOS、一第一NMOS与第二NMOS串联所构成，该控制PMOS的栅极接收该控制信号，源极与基底共同连接到该第一源/漏极，漏极连接到PMOS的栅极与第一NMOS的漏极，第一NMOS的栅极连接一高准位电压，源极连接到第二NMOS的漏极，第二NMOS的栅极接收该取样信号，源极连接到一低准位信号。
15.如权利要求12所述的光学读取头取样介面系统，其中该控制电路为一反向器。
16.如权利要求12所述的光学读取头取样介面系统，其中该控制电路为一反向器与一第三NMOS所构成，该反向器接收该反向取样信号，并由该第三NMOS控制输出该控制信号，该第三NMOS的漏极与栅极共同连接到该反向器，源极接一低准位电压。
17.如权利要求12所述的光学读取头取样介面系统，其中该控制电路为一反向器与一第二PMOS以及一电容所构成，该反向器与该第二PMOS栅极同时接收该反向取样信号，该电容一端连接该反向器输出端与该第二PMOS源极，该电容另一端连接该第二PMOS漏极与该PMOS的栅极。
18.如权利要求11所述的光学读取头取样介面系统，其中该电压调整电路包括一控制电路，接收一高准位电压，产生一控制信号；一栅极电压输出电路，接收该取样信号与该控制信号，以产生该栅极电压；以及一缓冲电路，接收该取样信号，并延迟该取样信号输出到该栅极电压输出电路。
19.如权利要求18所述的光学读取头取样介面系统，其中该控制电路包括一NMOS，该NMOS栅极与漏极共同连接到该高准位电压，该源极产生该控制信号。
20.如权利要求18所述的光学读取头取样介面系统，其中该缓冲电路使用复数个反向器。
21.如权利要求18所述的光学读取头取样介面系统，其中该栅极电压输出电路包括一控制PMOS、一第一NMOS与第二NMOS串联所构成，该控制PMOS的栅极接收该控制信号，源极与基底共同连接到该第一源/漏极，漏极连接到PMOS的栅极与第一NMOS的漏极，第一NMOS的栅极连接一高准位电压，源极连接到第二NMOS的漏极，第二NMOS的栅极接收该取样信号，源极连接到一低准位信号。
22.如权利要求11所述的光学读取头取样介面系统，其中该烧录电压大于该读片电压。
全文摘要
一种光学读取头取样介面系统，包含光学读取头、P型金氧半导体(PMOS)、提升电压电路以及取样保持电路。光学读取头输出一读片电压与一烧录电压之一。PMOS以栅极接收栅极电压，使PMOS为导通状态，将读片电压传送到取样保持电路，另内部基底部分接收控制电压。提升电压电路用以提高该栅极电压到大于该控制电压，使PMOS由导通状态切换到隔离状态，以阻隔该烧录电压。
文档编号G11B21/00GK1588549SQ20041006359
公开日2005年3月2日 申请日期2004年7月12日 优先权日2004年7月12日
发明者刘智民 申请人:威盛电子股份有限公司