专利名称：字符译码器及存储器装置的制作方法
技术领域：
本实用新型有关于一种字符译码器，特别是有关于一种字符译码器，适用于闪存装置。
背景技术：
图1是表示快闪半导体存储器的基本结构。存储器是由存储的最小单位快闪存储单元(Flash Memory Cell)等构成，多个快闪存储单元依序地以数组方式排列成为快闪存储单元数组(Flash Memory Array)10。每个快闪存储单元(如图1的标号“100”)具有存储晶体管，且存储晶体管用以储存“1”位准或“0”位准。在快闪存储单元数组10中，字符线(Word line)WL10至WL1n是用以选择行(Row)方向的存储单元。字符译码器(Word line decoder)11接收行地址信号以选择对应的字符线WL10至WL1n。位译码器(Bit linedecoder)12接收列地址信号以选择对应的位线BL10至BL1m。因此，借着行与列的各个地址信号来选择快闪存储单元数组10的任意个快闪存储单元，进而对被选择的快闪存储单元做读取、程序化或清除的动作。
图2是表示现有字符译码器11，字符译码器11包括多个字元译码单元110至11n。以字符译码单元110为例，字符译码单元110对应于单一字符线WL10。电源线VDD的电压值为2.5V(在0.25μm制程下)。电源线ZVDD的电压值在程序化及读取周期时为2.5V，当在存储器为清除周期，且开始执行清除动作时，电源线ZVDD的电压值为13.5V。如图2所示，由于NMOS晶体管N11及N13的栅极耦接于电源线VDD，故NMOS晶体管N11及N13为持续导通状态。此外，在任何周期内，字符线未被选择的状态下，字符线系耦接于接地线GND(例如0V)，即为低电压位准。
在清除周期且字符线WL10被选择的情况下，信号SEL10变为高电压位准，NMOS晶体管N10导通而PMOS晶体管P10关闭，故节点NO11为低电压位准。由于NMOS晶体管N11导通，节点NO12也为低电压位准，使得PMOS晶体管P12导通，字符线WL10的电压开始由0V变为2.5V，即由低电压位准变为高电压位准。而当要使字符线WL10开始执行清除动作时，字符线WL10的电压再由2.5V变为13.5V。此时，由于NMOS晶体管N13导通，节点NO13的电压则为2.0V(2.5V-0.5V)，其中0.5V为NMOS晶体管N13的临界电压。
另一方面，在存储器为清除周期且未选择字符线WL10的情况下，信号SEL10变为低电压位准，NMOS晶体管N10关闭而PMOS晶体管P10导通，故节点NO11为高电压位准。由于NMOS晶体管N12的栅极耦接于节点NO11，使NMOS晶体管N12导通，故节点NO13为低电压位准，且字符线WL10也为低电压位准。PMOS晶体管P11的栅极耦接于字符线WL10，故PMOS晶体管P11导通，此时，节点NO12的电压为13.5V，且节点NO11的电压为2.0V(2.5V-0.5V)，其中0.5V为NMOS晶体管N11的临界电压。
在半导体为0.25μm制程的情况下，以上所叙述的操作是可以顺利进行的。然而，在半导体为0.18μm、0.15μm或0.13μm制程的情况下，由于电源线VDD的电压较低，故在存储器为清除周期时，会造成用以隔绝高电压的NMOS晶体管N11及N13无法正常工作。
假设在半导体为0.18μm、0.15μm或0.13μm制程的情况下，电源线VDD的电压为1.2V。当在清除周期且字符线WL10被选择以执行清除动作时，字符线WL10的电压为13.5，而节点NO13的电压为0.7V(1.2V-0.5V)。因此对字符线WL10而言，字符线WL10的电压无法稳定地维持在13.5V，以致后端电路无法正确动作。对于NMOS晶体管N13而言，漏极和源极的电压差(Vds)过大(12.8V＝13.5V-0.7V)，造成NMOS晶体管N13损坏。同样地，在清除周期且字符线WL10未被选择的情况下，节点NO11的电压位准为0.7V(1.2V-0.5V)，而节点NO12的电压位准为13.5V。对于NMOS晶体管N11而言，漏极和源极的电压差(Vds)过大(12.8V＝13.5V-0.7V)，造成NMOS晶体管N11损坏。
发明内容
有鉴于此，为了解决上述问题，本实用新型主要目的在于提供一种字符译码器，适用于闪存装置，以提高闪存装置的可靠度。
为获致上述的目的，本实用新型提出一种字符译码器，适用于存储器装置，用以驱动存储器数组中的字符线。此字符译码器包括第一电路、第二电路、缓冲电路以及电压提升装置。第一电路受第一电源线供电，且具有两反相的第一节点及第二节点，而第二节点耦接字符线。第二电路受第二电源线供电，并接收对应字符线的字符线选择信号。缓冲电路具有第一MOS晶体管，第二MOS晶体管以及第三MOS晶体管。第一MOS晶体管的两源漏极分别耦接第一节点及第二电路，第二MOS晶体管的两源漏极分别耦接第二节点及第三MOS晶体管于第三节点，第三MOS晶体管的两源漏极分别耦接至第三节点及接地线，且第三MOS晶体管的栅极耦接第二电路。电压提升装置控制第一MOS晶体管及第二MOS晶体管的栅极。当存储器数组于清除周期时，第一电源线提供第一电压，第二电源提供第二电压，电压提升装置提供第三电压至第一及第二MOS晶体管的栅极，且第一电压大于第三电压，第三电压大于第二电压。
由此，本实用新型的有益效果是根据本实用新型的字符译码器，在清除周期中，藉由控制提供至缓冲电路的电压，以确保字符线维持在一定的位准。此外，也降低了用以隔绝高电压的NMOS晶体管的漏-源电压，使得在半导体为0.18μm、0.15μm或0.13μm制程的情况下，NMOS晶体管仍可正常工作，从而提高闪存装置的可靠度。
图1表示快闪半导体存储器的基本结构。
图2表示现有字符译码器。
图3表示本实用新型的闪存装置。
图4表示本实用新型的字符译码器。
图5表示本实用新型的电压提升装置示意图。
图6表示本实用新型的字符译码器的操作时序图。
符号说明10～快闪存储单元数组；100～快闪存储单元；11～字符译码器；110...11n～字符译码单元；12～位译码器；BL10...BL1m～位线；GND～接地线；N10...N13～NMOS晶体管；P10...P12～PMOS晶体管；NO11...NO13～节点；VDD、ZVDD～电源线WL10...WL1n～字符线；3～闪存装置；30～快闪存储单元数组；31～字符译码器；310...31n～字符译码单元；32～位译码器；33～电压提升装置；300～第一电路；301～第二电路；302～缓冲电路；330～振荡器；331～提升电路；332～调整器；333～开关电路；334～第三电路；BL30...BL3m～位线；NO31...NO36～节点；N30...N34～NMOS晶体管；P30...P33～PMOS晶体管；WL30...WL3n～字符线。
具体实施方式
为使本实用新型的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下实施例图3是表示本实用新型的闪存装置。闪存装置3包括快闪存储单元数组30、字符译码器31及位译码器32。字符译码器31控制多个字元线WL30至WL3n，且位译码器32控制多个字元线BL30至BL3m。透过字符译码器31及位译码器32的控制，可以选择快闪存储单元数组30中特定的快闪存储单元。
字符译码器31包括电压提升装置33及多个字元译码单元310至31n。本实用新型的实施例以字符译码单元310为例，参阅图4，字符译码单元310对应于单一字符线WL30，且包括第一电路300、第二电路301及缓冲电路302。
第一电路300包括PMOS晶体管P31及P32。PMOS晶体管P31的栅极耦接PMOS晶体管P32的漏极于节点NO31，且其源极耦接电源线ZVDD。PMOS晶体管P32的栅极耦接PMOS晶体管P31的漏极于节点NO32，且其源极耦接电源线ZVDD。
第二电路301包括PMOS晶体管P30及NMOS晶体管N30。PMOS晶体管P30源极耦接电源线VDD，且NMOS晶体管N30的源极耦接接地线GND。PMOS晶体管P30及NMOS晶体管N30的栅极耦接选择信号SEL30，且其漏极彼此耦接于节点NO34。
缓冲电路302包括NMOS晶体管N31、N32及N33。NMOS晶体管N31的源极耦接第一电路300于节点NO32。NMOS晶体管N33的漏极耦接第一电路300于节点NO31，且其源极耦接NMOS晶体管N32的漏极于节点NO33。NMOS晶体管N 32的源极耦接接地线GND。NMOS晶体管N31的漏极及NMOS晶体管N32的栅极耦接第二电路301于节点NO34。NMOS晶体管N31及N33的栅极耦接于电压提升装置33。
电源线VDD的电压值为1.2V。电源线ZVDD的电压值在程序化周期及读取周期时为1.2V，当在清除周期字符线开始WL30执行清除动作时，电源线ZVDD的电压值为13.5V。
参阅图4，在清除周期且字符线WL30被选择的情况下，信号SEL30变为高电压位准，NMOS晶体管N30导通而PMOS晶体管P30关闭，故节点NO34为低电压位准，且电压提升装置33提供电压为2.5V至NMOS晶体管N31及N33的栅极，使得NMOS晶体管N31及N33导通。由于NMOS晶体管N31导通，节点NO32也为低电压位准，并使得PMOS晶体管P32导通。字符线WL30的电压开始由0V变为1.2V，即由低电压位准变为高电压位准。而当字符线WL30开始执行清除动作时，字符线WL30的电压再由1.2V变为13.5V。此时，由于NMOS晶体管N33导通，节点NO33的电压位准则为2V(2.5V-0.5V)，其中0.5V为NMOS晶体管N33的临界电压。
另一方面，在清除周期而未选择字符线WL30的情况下，信号SEL30变为低电压位准，NMOS晶体管N30关闭而PMOS晶体管P30导通，故节点NO34为高电压位准，且电压提升装置33提供电压为2.5V至NMOS晶体管N31及N32的栅极，使得NMOS晶体管N31及N33导通。由于NMOS晶体管N 32的栅极耦接于节点NO34，使NMOS晶体管N32导通，故节点NO33为低电压位准，且字符线WL30也为低电压位准。PMOS晶体管P21的栅极耦接于字符线WL10，故PMOS晶体管P31导通，此时，节点NO32的电压为13.5V，且节点NO34的电压为2V(2.5V-0.5V)，其中0.5V为NMOS晶体管N31的临界电压。
如上所述，当在清除周期字符线WL30被开始执行清除动作时，节点NO33的电压为2V，与现有技术中节点NO13的电压0.7V比较起来，节点NO33的电压较高。因此，字符线WL30与节点NO33的电压差减少，使得字符线WL30的电压可以稳定地维持在13.5V。此外，对于NMOS晶体管N33而言，由于节点NO33的电压提高为2V，与现有技术中节点NO13的电压为0.7V比较起来，因此减少其漏极和源极的电压差(11.5＝13.5V-2V)，而降低了NMOS晶体管N33的损坏率。同样地，在清除周期且字符线WL30未被选择的情况下，节点NO34的电压为2V，而节点NO 32的电压为13.5V。对于NMOS晶体管N31而言，减小了其漏极和源极的电压差(11.5＝13.5V-2V)，避免了NMOS晶体管N31的损坏。
另外，在程序化周期及读取周期，电压提升装置33提供电压为1.2V的电压信号VS3至NMOS晶体管N31及N32的栅极。
图5是表示本实用新型的电压提升装置示意图。电压提升装置33接收清除指示信号S30及起始信号S32以控制NMOS晶体管N31及N32的栅极电压。电压提升装置33包括振荡器330、提升电路331、调整器332、开关电路333及第三电路334。第三电路334包括NMOS晶体管N34及PMOS晶体管P33。PMOS晶体管P33的源极耦接电源线VDD，NMOS晶体管N34的源极耦接调整器332。NMOS晶体管N34及PMOS晶体管P33的栅极耦接开关电路333于节点NO35，且其漏极接耦接NMOS晶体管N31及N32的栅极于节点NO36。
图6是表示本实用新型的字符译码器的操作时序图。参阅图5及图6，当存储器装置为清除周期时，振荡器330则接收清除指示信号S30并输出脉冲信号S31。提升电路331接收脉冲信号S31并根据脉冲信号S31产生提升电压信号VS1。调整器323根据提升电压信号VS1，以输出具有电压为3.5V的电压信号VS2至开关电路333，以及输出电压为2.5的电压信号VS3至NMOS晶体管N34的源极。开关电路333耦接调整器323且接收电压信号VS2。当开关电路333接收高电压位准的起始信号S32时，将电压信号VS2提供至NMOS晶体管N34及PMOS晶体管P33的栅极，即节点NO35。因此，NMOS晶体管N34导通及PMOS晶体管P33关闭，使得节点NO36输出电压为2.5V的电压信号VS3至NMOS晶体管N31及N32的栅极。
在程序化周期及读取周期，开关电路333输出低位准电至NMOS晶体管N34及PMOS晶体管P33的栅极，使得第三电路334输出电压1.2V至NMOS晶体管N31及N32的栅极。
综上所述，根据本实用新型的字符译码器，在清除周期中，藉由控制提供至缓冲电路302的电压，以确保字符线WL30维持在一定的位准。此外，也降低了用以隔绝高电压的NMOS晶体管N31及N33的漏-源电压，使得在半导体为0.18μm、0.15μm或0.13μm制程的情况下，NMOS晶体管N31及N33仍可正常工作。
虽然本实用新型已以较佳实施例揭露如上，然其并非用以限定本实用新型，任何熟习此技艺者，在不脱离本实用新型的精神和范围内，当可作些许的更动与润饰，因此本实用新型的保护范围当视所附的权利要求范围所界定者为准。
权利要求1.一种字符译码器，适用于一存储器装置，用以驱动一存储器数组中的一字符线，其特征在于，包括一第一电路，受一第一电源线供电，具有两反相的第一节点及第二节点，其中该第二节点耦接该字符线；一第二电路，受一第二电源线供电，用以接收对应该字符线的一字符线选择信号；一缓冲电路，具有一第一MOS晶体管，一第二MOS晶体管以及一第三MOS晶体管，该第一MOS晶体管的两源漏极分别耦接该第一节点及该第二电路，该第二MOS晶体管的两源漏极分别耦接该第二节点及该第三MOS晶体管于一第三节点，该第三MOS晶体管的两源漏极分别耦接至该第三节点及一接地线，且该第三MOS晶体管的栅极耦接该第二电路；以及一电压提升装置，用以控制该第一MOS晶体管及该第二MOS晶体管的栅极；其中，当该存储器数组于一清除周期时，该第一电源线提供一第一电压，该第二电源提供一第二电压，该电压提升装置提供一第三电压至该第一及第二MOS晶体管的栅极，且该第一电压大于该第三电压，该第三电压大于该第二电压。
2.根据权利要求1所述的字符译码器，其特征在于，当该存储器数组于一读取及程序化周期时，该第一电源线提供该第一电压，该第二电源提供该第二电压，该电压提升装置提供一第四电压至该第一及第二MOS晶体管的栅极，且该第一，第二及第四电压彼此相等。
3.根据权利要求1所述的字符译码器，其特征在于，该电压提升装置包括一振荡器，当该存储器装置为清除周期时，接收一清除指示信号时并输出一脉冲信号；一提升电路，耦接于该振荡器，且由该脉冲信号驱动而输出一提升电压；一调整器，耦接于该提升电路，用以根据该提升电压，以输出该第三电压及一第五电压，其中，该第五电压大于该第三电压；一开关电路，耦接于该调整器，用以接收该第五电压，且根据一起始信号而输出该第五电压；以及一第三电路，耦接该开关电路及该调整器，受该第五电压控制，当该开关电路接收该起始信号，第三电路接收该第五电压，并提供该第三电压至该第一及第二MOS晶体管的栅极。
4.根据权利要求3所述的字符译码器，其特征在于，当该存储器数组于一读取及程序化周期时，该第三电路提供该第四电压至该第一及第二MOS晶体管的栅极。
5.根据权利要求3所述的字符译码器，其特征在于，该第三电路包括一第四MOS晶体管，该第四MOS晶体管的两源漏极分别耦接该第二电源线及一第四节点；以及一第五MOS晶体管，该第五MOS晶体管的两源漏极分别耦接该第四节点及接收该第三电压，其中该第四及第五的MOS晶体管的栅极接收该第五电压，且该第四节点耦接该第一及第二MOS晶体管的栅极。
6.根据权利要求5所述的字符译码器，其特征在于，该第四MOS晶体管为PMOS晶体管，且该第五MOS晶体管为NMOS晶体管。
7.根据权利要求1所述的字符译码器，其特征在于，该第一电路包括一第六MOS晶体管，该第六MOS晶体管的两源漏极分别耦接于该第一电源线及该第二节点，且该第六MOS晶体管的栅极耦接该第一节点；以及一第七MOS晶体管，该第七MOS晶体管的两源漏极分别耦接该第一电源线及该第一节点，且该第七MOS晶体管的栅极耦接该第二节点。
8.根据权利要求7所述的字符译码器，其特征在于，该第六及第七MOS晶体管为PMOS晶体管。
9.根据权利要求1所述的字符译码器，其特征在于，该第二电路包括一第八MOS晶体管，该第八MOS的两源漏极分别耦接该第二电源线及一第五节点；以及一第九MOS晶体管，该第九MOS晶体管的两源漏极分别该第五节点及该接地线，其中，该第八及第九MOS晶体管的栅极接收该字符线选择信号，且该第五节点耦接该缓冲电路。
10.根据权利要求9所述的字符译码器，其特征在于，该第八MOS晶体管为PMOS晶体管，且该第九MOS晶体管为NOS晶体管。
11.根据权利要求1所述的字符译码器，其特征在于，该第一，第二及第三MOS晶体管为NMOS晶体管。
12.一种存储器装置，其特征在于，包括多个字元线；多个位元线；一存储单元数组，具有以数组形状排列的多个存储单元，其中透过每一交错的该字符线及位线可选择对应的该存储单元；一位译码器，用以根据接收的一行地址输入信号，透过对应的所述多个位线以选择行方向的所述多个存储单元；以及一字符译码器，用以根据接收的一列地址输入信号，透过对应的所述多个字符线以选择列方向的所述多个存储单元，且每一该字符线由一译码单元控制；该译码单元包括一第一电路，受一第一电源线供电，具有两反相的第一节点及第二节点，其中该第二节点耦接该字符线；一第二电路，受一第二电源线供电，用以接收对应该字符线的一字符线选择信号；一缓冲电路，具有一第一MOS晶体管，一第二MOS晶体管以及一第三MOS晶体管，该第一MOS晶体管的两源漏极分别耦接至该第一节点及该第二电路，该第二MOS晶体管的两源漏极分别耦接至该第二节点及该第三MOS晶体管于一第三节点，该第三MOS晶体管的两源漏极分别耦接至该第三节点及一接地线，且该第三MOS晶体管的栅极耦接该第二电路；以及一电压提升装置，用以控制该第一MOS晶体管及该第二MOS晶体管的栅极；其中，当该存储器数组于一清除周期时，该第一电源线提供一第一电压，该第二电源提供一第二电压，该电压提升装置提供一第三电压至该第一及第二MOS晶体管的栅极，且该第一电压大于该第三电压，该第三电压大于该第二电压。
13.根据权利要求12所述的存储器装置，其特征在于，当该存储器数组于一读取及程序化周期时，该第一电源线提供该第一电压，该第二电源提供该第二电压，该电压提升装置提供一第四电压至该第一及第二MOS晶体管的栅极，且该第一，第二及第四电压彼此相等。
14.根据权利要求12所述的存储器装置，其特征在于，该电压提升装置包括一振荡器，当该存储器装置为清除周期时，接收一清除指示信号时并输出一脉冲信号；一提升电路，耦接于该振荡器，且由该脉冲信号驱动而输出一提升电压；一调整器，耦接于该电压提升电路，用以根据该提升电压，以输出该第三电压及一第五电压，其中该第五电压大于该第三电压；一开关电路，耦接于该调整器，用以接收该第五电压，且根据一起始信号而输出该第五电压；以及一第三电路，耦接该开关电路及该调整器，受该第五电压控制，当该开关电路接收该起始信号，第三电路接收该第五电压，并提供该第三电压至该第一及第二MOS晶体管的栅极。
专利摘要一种字符译码器，适用于存储器装置，用以驱动存储器数组中的字符线。此字符译码器包括第一电路、第二电路、缓冲电路以及电压提升装置。第一电路受第一电源线供电，且具有两反相的第一节点及第二节点，而第二节点耦接字符线。第二电路受第二电源线供电，并接收对应字符线的字符线选择信号。缓冲电路具有第一MOS晶体管，第二MOS晶体管以及第三MOS晶体管。电压提升装置控制第一MOS晶体管及第二MOS晶体管的栅极。当存储器数组于清除周期时，第一电源线提供第一电压，第二电源提供第二电压，电压提升装置提供第三电压至第一及第二MOS晶体管的栅极，且第一电压大于第三电压，第三电压大于第二电压。
文档编号G11C16/06GK2805023SQ200420120090
公开日2006年8月9日 申请日期2004年12月22日 优先权日2004年5月17日
发明者郭政雄 申请人:台湾积体电路制造股份有限公司