专利名称：在存储设备中防止功率噪声的级联唤醒电路的制作方法
技术领域：
本发明涉及存储设备，更特别地，涉及用于在存储设备中将休眠模式转换为活动模式的唤醒方法和唤醒电路。
背景技术：
在半导体存储设备中，防止由电源中的噪声产生的故障是很重要的。当半导体存储设备工作时，有几种噪声源。当对电路的已放电部分同时预充电时，如果有噪声，所产生的峰值电流是通常的来源。
特别是在存储单元阵列中，当读位单元的数据时，有很大的可能在位线对中将产生大的峰值电流。
关于普遍用于便携电话系统中的存储器类型的主要考虑之一是漏电流导致的损耗量。为此，提出了几种架构，广泛使用的一种架构是通过将存储设备置于使电源电压对存储设备的施加失效的休眠模式来减少漏电流。然而，在存储设备从休眠模式转变到活动模式的唤醒操作期间，产生大量峰值电流。峰值电流由于电源线的阻抗导致IR压降(IR drop)，从而供应到存储单元电源电压也下降。在最坏的情况下，电源电压可能降到存储单元的保持电压以下，从而可能导致存储单元的数据丢失。
图1和图2是现有SRAM(静态随机存取存储器)存储设备的唤醒电路的电路图。
在用于实现低漏电流SRAM的电源电压断开(power-off)结构中，在唤醒操作期间，当将SRAM从休眠模式切换到准备模式时，使用唤醒操作将所有位线从地电压预充电到电源电压。在该操作期间，产生峰值电流，反过来导致电压下降。
在如图1所示的唤醒电路中，在唤醒操作期间，包含在一列中的所有预充电电路10同时工作。然而，当如图1所示施加控制信号SC时，如果连接到控制信号线12的所有预充电电路10同时开始工作，则所有分别连接到预充电电路10的位线对同时被预充电到电源电压，从而供应到存储器的电源电压下降。即，由于电源电压降低发生的IR压降威胁到SRAM位单元的数据。
图2所示的唤醒电路分布峰值电流来解决图1所示的唤醒电路中可能发生的问题。参照图2，将连接到存储单元的多个位线对划分为多个块2_1、2_m、...、2_n。此外，多个所划分的块中的每个包括多个用于分布峰值电流的倒相器链(inverter chain)26、28...。
控制信号SC通过唤醒控制线24输入，并且对包含在第一块2_1中的位线对预充电。特别地，控制信号SC输入到包含在第一块2_1中的预充电电路20来将连接到预充电电路20的位线预充电到电源电压VDD。施加到第一块2_1的控制信号SC由倒相器链26延迟，经延迟的控制信号SC1由倒相器链26输出，并输入到包含在第二块2_2中的预充电电路22来将连接到预充电电路22的位线预充电到电源电压VDD。然后由倒相器链28对经延迟的控制信号SC1延迟，由倒相器链28输出的第二经延迟的控制信号SC2对后续块的位线对预充电。
倒相器链26、28允许唤醒操作在后续块中开始，而不必确定在前面块中唤醒操作是否已经完成。因此，可能没有适当地分布峰值电流。此外，当增加倒相器链26、28的延时来保护存储单元的数据时，可能由于增加的唤醒定时容限导致定时损失。
图3是图2所示的唤醒电路的控制信号SC、SC1和SC2的时序图。控制信号SC从控制信号输出单元(未示出)输出，而在输出控制信号SC1后，从倒相器链26输出的控制信号SC1延迟了延时d。
如图3所示，不管相关的位线是否唤醒，每个倒相器链都将输入控制信号延迟延时d。
图4是图解当图2所示的唤醒电路处于唤醒模式时所生成的电源电压的图。参照图4，当使用具有图2所示的固定的延时d的倒相器链26、28时，由于后续块的位线在前面块的位线充分唤醒前就开始唤醒，因此出现IR压降，并且如图4所示，电源电压(VDD)下降到低电压。或者，当通过增加倒相器的数量来增加倒相器链中的延时的时候，增加了唤醒操作所需的总时间。
发明内容
本发明提供了一种可以顺序唤醒多个块的级联唤醒电路。
本发明还提供了一种具有比现有倒相器链更小的电路尺寸的唤醒电路。
本发明又提供了一种影响存储设备的唤醒操作但不影响其他操作的速度的唤醒电路。
在一个方面中，本发明指导一种存储设备的唤醒电路，在该存储设备中通过延迟链结构来预充电连接到多个存储单元的位线对。唤醒电路包括对应于多个存储块的多个位线对；唤醒控制信号输出单元，用于输出控制信号来预充电位线对，以便将存储设备从休眠模式唤醒到活动模式；和多个预充电延迟单元，用于当之前存储块中的控制信号和位线对经历唤醒操作时，将控制信号发送到与之后存储块相关的位线对。
在一个实施例中，从唤醒控制信号输出单元输出的控制信号随后通过预充电延迟单元输出到多个存储块的位线对。
在另一个实施例中，唤醒电路还包括连接单元，用于将控制信号发送到位线；和预充电电路，用于分别预充电位线对。每个连接单元包括NAND(与非)门，用于对控制信号和预充电信号执行NAND操作；和连接延迟单元，用于延迟NAND门的输出以及将经延迟的输出输出到位线对。
在再一个实施例中，连接延迟单元包括多个倒相器。
在再一个实施例中，从连接延迟单元输出的控制信号被输入到预充电开关单元来提供电源电压到位线对。
在再一个实施例中，预充电延迟单元包括第一开关，用于响应于预充电延迟单元的输出信号，将信号从位线对传送到第一节点；NAND门，用于对从前面块接收的控制信号和从第一节点接收的信号执行NAND操作，并且将结果输出到第二节点；第二开关，用于响应于从第二节点接收的信号，将电源电压传送到第一节点；和倒相器，用于反转从第二节点接收的信号，并且将控制信号作为预充电延迟单元的输出信号发送到后续块。
在再一个实施例中，第一和第二开关是PMOS晶体管。
在再一个实施例中，存储设备是SRAM设备。
在另一个方面中，本发明指导一种存储设备，包括包括多个存储单元；多个连接到多个存储单元并且被划分成多个存储块的位线对；唤醒控制信号输出单元，用于输出控制信号来预充电位线对以便将存储设备从休眠模式唤醒到活动模式；和多个预充电延迟单元，用于当确定之前存储块中的输出控制信号和位线对已经执行唤醒操作时，将控制信号发送到与之后存储块相关联的位线对。
在一个实施例中，该存储设备还包括连接单元，用于将控制信号发送到位线；和预充电电路，用于分别预充电位线对。每个连接单元包括NAND门，用于对控制信号和预充电信号执行与非操作；和连接延迟单元，用于延迟NAND门的输出以及将经延迟的输出输出到位线对。
在另一个实施例中，连接延迟单元包括多个倒相器。
在再一个实施例中，从连接延迟单元输出的控制信号被输入到预充电开关单元来传送电源电压到位线对。
在再一个实施例中，预充电延迟单元包括第一开关，用于响应于预充电延迟单元的输出信号，将信号从位线对提供到第一节点；NAND门，用于对从前面块接收的控制信号和从第一节点接收的信号执行与非操作，并且将结果输出到第二节点；第二开关，用于响应于从第二节点接收的信号，将电源电压提供到第一节点；和倒相器，用于反转从第二节点接收的信号，并且将控制信号作为预充电延迟单元的输出信号发送到后续块。
在再一个实施例中，第一和第二开关是PMOS晶体管。
在再一个实施例中，存储设备是SRAM设备。
在另一个方面中，本发明指导一种存储设备的唤醒方法，在该存储设备中连接到单字线的、划分成多个存储块的、多个存储单元的位线对从休眠模式转变到活动模式。该方法包括输入唤醒控制信号；预充电对应于一个存储块的位线对；确定在该块中的位线是否已经经历了唤醒操作；和如果该块的位线对已经经历了唤醒操作，则将唤醒控制信号发送到对应于后续块的位线对。
在一个实施例中，所述确定包括响应于唤醒控制信号，将该块中的位线对的预充电电压反馈到控制信号延迟单元；和对对应于该块的位线的预充电电压和唤醒控制信号执行逻辑操作，并且输出在控制信号延迟单元中的逻辑操作的结果。
在另一实施例中，存储设备是SRAM设备。
通过参照附图对其示范性实施例进行详细描述，本发明的上述和其他特点及优点将变得更加清楚。
图1和2是现有SRAM(静态随机存取存储器)存储设备的唤醒电路的电路图；图3是图2所示的唤醒电路的控制信号的时序图；图4是图解当图2所示的唤醒电路处于唤醒模式时所生成的电源电压的图；图5是根据本发明的一个实施例的、SRAM的唤醒电路的电路图；图6是图5所示的唤醒电路的控制信号的时序图；图7是图解当图5所示的唤醒电路处于唤醒模式时所生成的电源电压的图；和图8是图解根据本发明的另一实施例的、SRAM的唤醒方法的流程图。
具体实施例方式
现在将更全面地参考其中显示了本发明实施例的附图来描述本发明。
在本发明中，提供一种级联型唤醒电路，其中在已经将前面块置于唤醒模式中后将后续块置于唤醒模式中。此外，本发明的唤醒电路在尺寸上比包括倒相器链的现有唤醒电路要小。此外，本发明的唤醒电路可以检测由特定处理引起的唤醒延迟的改变，从而可以通过使用前面块的位线作为NAND反馈架构的输入来控制峰值电流。此外，唤醒电路只影响存储设备的唤醒操作，而不影响其他系统操作的性能。
图5是根据本发明的一个实施例的、SRAM设备的唤醒电路的电路图。
参照图5，SRAM唤醒电路包括多个存储单元的位线对，其连接到单一字线并且通过延迟链结构来预充电。为此，唤醒电路包括多个位线对BL和/BL，被划分成多个块3_1，...，3_n-1和3_n；唤醒控制信号输出单元(未示出)；连接单元36；预充电电路30；和预充电延迟单元32。
唤醒控制信号输出单元输出控制信号SC来预充电位线对以便将存储设备从休眠模式唤醒。连接单元36将控制信号SC发送到用于预充电位线对BL和/BL的预充电电路30。预充电延迟单元32确定由唤醒控制信号输出单元所输出的控制信号SC是否导致对应的多个块和与前面块相关联的位线对唤醒，如果是，则将控制信号SC施加到与前面块相关的位线对。
由于预充电电路30和连接单元36的电路结构和功能与现有技术相同，省略对其详细的描述。
预充电延迟单元32包括第一开关41，用于响应于预充电延迟单元32的输出信号，将信号“sbit”40从位线对BL和/BL发送到第一节点37；NAND门43，用于对输入到前面块3_1的控制信号SC和从第一节点37接收的信号执行NAND操作，并且将NAND门的输出信号提供到第二节点38；第二开关42，用于响应于从第二节点38接收的信号，将电源电压VDD提供到第一节点37；和倒相器44，用于反转从第二节点38接收的信号，并且将控制信号SC1发送到后续块。
在该示范性实施例中，第一开关41和第二开关42是PMOS晶体管，当输入到门的信号为低电平时，这些开关打开。
参照图5，当SRAM存储设备处于休眠模式中时，模式控制信号SC、SC1、...、SCn开始变到低电平。因此，第二节点38处于高电平，而第二开关42维持在不活动状态。由于控制信号SC1仍处于低电平，第一开关41维持在活动状态。或者，当SRAM存储设备从活动模式改变到休眠模式时，导致控制信号SC、SC1、...、SCn以固定时延t1的间隙顺序地过渡为低电平。
当SRAM设备处于SRAM设备从休眠模式变到活动模式的唤醒模式时，控制信号SC变到高电平。然后，将高电平的控制信号SC发送到预充电电路30来预充电包含在第一块3_1中的位线对BL和/BL。因此，从位线(/BL)输出到预充电延迟单元32的信号“sbit”变到高电平。
由于倒相器44的输出信号SC1仍然处于低电平，第一开关MP1保持在导通状态。因此，将信号“sbit”从位线(/BL)发送到第一节点，并且NAND门43的输出以低电平发送。因此，由于作为NAND门43的输出节点的第二节点38的电势低，所以第二开关42导通，并且电源电压VDD供应到第一节点37。然后，从倒相器44输出的控制信号SC1发送高电平，该高电平反过来导致后续块的位线对BL和/BL的预充电操作开始。
如果没有充分预充电包含在前面块中的位线对BL和/BL，则NAND门43的输出为高电平，并且从预充电延迟单元32输出的控制信号SC1停留在低电平，这是因为从位线(/BL)反馈到预充电延迟单元32的信号“sbit”为低电平。因此，如果没有充分预充电包含在前面块中的位线对BL和/BL，则用于控制包含在后续块中的位线对BL和/BL的控制信号保持在低电平，从而唤醒操作不继续到后续块。
即，只有当充分预充电包含在前面块中的位线对BL和/BL时，根据从位线对BL和/BL反馈的信号“sbit”，预充电延迟单元32的控制信号才能传送到后续块。
表1图解了处于休眠模式和唤醒模式的每个信号和每个开关的状态。
表1
即，在图5中，通过输入控制信号SC和用于指示多个块的第一块中的所有列从放电电压电平ΔV上升到电源电压VDD的信号来执行唤醒操作，其中划分多个块用于减少峰值电流。从位线/BL反馈的信号“sbit”随着列和由NAND门所产生的后续块的控制信号SC1的电压而上升到电源电压VDD。通过重复该操作，顺序地唤醒多个块，并且通过分布唤醒电流减少了功率噪声。
当执行唤醒操作时，第一开关41发送位线电压“sbit”，并且在动态(读/写)操作期间阻止(block)位线电压“sbit”。当第一开关41为断开时，第二开关42维持NAND门的输入电平。唤醒电路可以配置成使得在通过选择适当尺寸的晶体管适当设置NAND门的逻辑阈电压来对前面块充分执行唤醒操作后，操作后续块。
图6是图5所示的唤醒电路的控制信号的时序图。控制信号SC、SC1、...、SCn分别从串联的预充电延迟单元发出。控制信号SC、SC1、...、SCn分别控制第一块的位线、第二块的位线、第三块的位线和第n块的位线。
当SRAM从活动模式变到休眠模式时，将每个控制信号SC、SC1、...、SCn的变换延迟设置的延时t1并将其输出。此外，在其中SRAM从休眠模式变回到活动模式的唤醒模式中，每个控制信号都延迟可变的延时(图6中的t2和t3)，直到充分唤醒给定的块的位线为止，并将其输出。延时t2和t3表示当块中的位线充分唤醒时的时间，并且可以随着块而改变。
图7是图解当图5所示的唤醒电路处于唤醒模式时所生成的电源电压的图。
参照图7，由于每个控制信号是根据从在前面块中已经充分唤醒的位线BL和/BL所反馈的信号“sbit”的电压的，因此唤醒电流的分布式取出(draw)最小化了系统IR压降。因此，如图7所示，相比图4中所示，大大减少了由唤醒操作产生的电源电压VDD的下降。
图8是图解根据本发明一个实施例的、SRAM的唤醒方法的流程图。
参照图8，主机或其他外部控制系统指示处于休眠模式的SRAM唤醒到活动模式(操作800)。然后，发送唤醒控制信号(操作802)，并且预充电在第一块中的所有位线(操作804)。预充电延迟单元32确定该块中的反馈位线电压是否大于预定电压(操作806)。如果位线电压不够高，预充电延迟单元不发送控制信号到后续块，并且等待该块中的位线充分唤醒。
当位线电压高于预定电压时，预充电延迟单元的NAND门发送唤醒控制信号(操作808)。如果该块是最后的块(操作810)，则唤醒操作结束，如果该块不是最后的块，则预充电延时单元发送唤醒控制信号到后续块(操作812)。然后，预充电后续块中的所有位线(操作804)。
使用根据本发明的SRAM的唤醒电路，开销比使用图2所示的现有倒相器时少。此外，唤醒延迟可以根据从位线反馈的信号而不同地设置，从而可以控制峰值电流。同时，使用根据本发明的唤醒电路只影响存储设备的唤醒操作，而不影响该设备的其他操作的速度。
根据本发明，可以通过使用从前面块中的位线反馈的信号来确定何时发送唤醒控制信号，从而唤醒电路中的峰值电流。此外，因为控制了峰值电流，减少了电源电压的变化，从而减少了功率噪声并且可以保护存储单元的数据。
虽然参照其示范性实施例特别显示和描述了本发明，但本领域普通技术人员应当理解，在不背离由权利要求书所定义的本发明的宗旨和范围的前提下可以对形式和细节进行各种改变。
权利要求
1.一种存储设备的唤醒电路，在该存储设备中通过延迟链结构来预充电连接到多个存储单元的位线对，该唤醒电路包括对应于多个存储块的多个位线对；唤醒控制信号输出单元，用于输出控制信号来预充电位线对，以便将存储设备从休眠模式唤醒到活动模式；和多个预充电延迟单元，用于当之前存储块中的控制信号和位线对经历唤醒操作时，将控制信号发送到与之后存储块相关的位线对。
2.如权利要求1所述的唤醒电路，其中，从唤醒控制信号输出单元输出的控制信号随后通过预充电延迟单元输出到多个存储块的位线对。
3.如权利要求1所述的唤醒电路，还包括连接单元，用于将控制信号发送到位线；和预充电电路，用于分别预充电位线对，其中每个连接单元包括NAND门，用于对控制信号和预充电信号执行与非操作；和连接延迟单元，用于延迟NAND门的输出以及将经延迟的输出输出到位线对。
4.如权利要求3所述的唤醒电路，其中连接延迟单元包括多个倒相器。
5.如权利要求4所述的唤醒电路，其中，从连接延迟单元输出的控制信号被输入到预充电开关单元来提供电源电压到位线对。
6.如权利要求1所述的唤醒电路，其中预充电延迟单元包括第一开关，用于响应于预充电延迟单元的输出信号，将信号从位线对传送到第一节点；NAND门，用于对从前面块接收的控制信号和从第一节点接收的信号执行与非操作，并且将结果输出到第二节点；第二开关，用于响应于从第二节点接收的信号，将电源电压传送到第一节点；和倒相器，用于反转从第二节点接收的信号，并且将控制信号作为预充电延迟单元的输出信号发送到后续块。
7.如权利要求6所述的唤醒电路，其中第一和第二开关是PMOS晶体管。
8.如权利要求1所述的唤醒电路，其中存储设备是SRAM设备。
9.一种存储设备，包括多个存储单元；多个连接到多个存储单元并且被划分成多个存储块的位线对；唤醒控制信号输出单元，用于输出控制信号来预充电位线对以便将存储设备从休眠模式唤醒到活动模式；和多个预充电延迟单元，用于当确定之前存储块中的输出控制信号和位线对已经执行唤醒操作时，将控制信号发送到与之后存储块相关联的位线对。
10.如权利要求9所述的存储设备，还包括连接单元，用于将控制信号发送到位线；和预充电电路，用于分别预充电位线对，其中每个连接单元包括NAND门，用于对控制信号和预充电信号执行与非操作；和连接延迟单元，用于延迟NAND门的输出以及将经延迟的输出输出到位线对。
11.如权利要求10所述的存储设备，其中连接延迟单元包括多个倒相器。
12.如权利要求11所述的存储设备，其中，从连接延迟单元输出的控制信号被输入到预充电开关单元来传送电源电压到位线对。
13.如权利要求9所述的存储设备，其中预充电延迟单元包括第一开关，用于响应于预充电延迟单元的输出信号，将信号从位线对提供到第一节点；NAND门，用于对从前面块接收的控制信号和从第一节点接收的信号执行与非操作，并且将结果输出到第二节点；第二开关，用于响应于从第二节点接收的信号，将电源电压提供到第一节点；和倒相器，用于反转从第二节点接收的信号，并且将控制信号作为预充电延迟单元的输出信号发送到后续块。
14.如权利要求13所述的存储设备，其中第一和第二开关是PMOS晶体管。
15.如权利要求9所述的存储设备，其中存储设备是SRAM设备。
16.一种存储设备的唤醒方法，在该存储设备中连接到单一字线的、划分成多个存储块的、多个存储单元的位线对从休眠模式转变到活动模式，该唤醒方法包括输入唤醒控制信号；预充电对应于一个存储块的位线对；确定在该块中的位线是否已经经历了唤醒操作；和如果该块的位线对已经经历了唤醒操作，则将唤醒控制信号发送到对应于后续块的位线对。
17.如权利要求16所述的唤醒方法，其中所述确定包括响应于唤醒控制信号，将该块中的位线对的预充电电压反馈到控制信号延迟单元；和对对应于该块的位线的预充电电压和唤醒控制信号执行逻辑操作，并且输出在控制信号延迟单元中的逻辑操作的结果。
18.如权利要求16所述的唤醒方法，其中存储设备是SRAM设备。
全文摘要
一种存储设备的唤醒电路采用级联链结构，其中将位线划分成多个块，如果根据块中反馈的位线电压确定一个块的位线已经经历了唤醒操作，则对后续块执行唤醒操作。因此，可以改变唤醒延迟，控制峰值电流，从而减少整个系统的功率噪声。
文档编号G11C7/12GK1725372SQ200510081018
公开日2006年1月25日 申请日期2005年6月27日 优先权日2004年6月25日
发明者崔贤洙, 金炅来 申请人:三星电子株式会社