专利名称：多电平单元存储器器件及相关读取方法
技术领域：
总体上讲，本发明涉及一种NOR(或非)闪存存储器器件。更具体地讲，本发明涉及一种具有多电平存储器单元的NOR闪存存储器器件，以及一种读取(sensing)多电平存储器单元的逻辑状态的方法。
背景技术：
NOR闪存存储器是用于诸如蜂窝电话、个人数字助手(PDA)、可去除(removable)存储卡等各种便携式电子器件中的一种流行形式的非易失数据存储器。所述NOR闪存存储器尤其适用于要求高数据存取速度的应用。例如，NOR闪存存储器通常用于存储程序代码。相比之下，NAND闪存存储器通常由于其数据存取速度相对较低及其价格较便宜而用于海量数据存储。
闪存单元包括源极和漏极，两者均掺杂有N+型杂质；以及形成在源极和漏极之间的P型半导体基片中的沟道。所述闪存单元还包括形成在该沟道上的浮置栅极，以及形成在该浮置栅极之上的控制栅极。该浮置栅极通过一薄氧化物绝缘层与沟道分隔开，而控制栅极通过一薄氧化物绝缘层与该浮置栅极分隔开。
通过在所述控制栅极上设置高电压(例如，12V)，同时例如通过在漏极区上设置6V并且把源极区接地而在沟道区上生成电流，从而对闪存单元进行编程。该高电压和该电流的组合致使该电流中的某些电子通过“热电子注入”传送给浮置栅极。
通过在控制栅极上设置大约4.5或5V的电压、在漏极上设置大约1V的电压、以及在源极上设置大约0V的电压，而读取闪存单元。在这些条件下，电流依据有多少电子存储在浮置栅极中而可能流经沟道或可能不流经沟道。因此，存储器单元的逻辑状态可以通过确定有多大电流流经沟道来进行检测。
在对存储器单元编程的情况下，传送给浮置栅极的电子部分地抵消了控制栅极上的电压所生成的电场，因此，相对较小的电流流过沟道。换句话说，浮置栅极上的电子有效地提高了存储器单元的阈值电压，因此其不接通。另一方面，在存储器单元还没有进行编程的情况下，电流很容易流过沟道，因为当未对其进行编程时，控制栅极上的4.5或5V高于存储器单元的阈值电压。
与大多数存储器件一样，NOR闪存存储器器件优选在较小的面积上存储大量数据。一种增加在NOR闪存存储器器件的一个面积中存储的数据量的方法是，增加该面积中的存储器单元的数目。而另一种增加在NOR闪存存储器器件的一个面积中存储的数据量的方法是，增加存储在每一存储器单元中的比特的数目。
存储一个比特数据以上的存储器单元被称为“多电平单元”，并且包含多电平单元的器件称为“多电平单元器件”。例如，存储2个比特的存储器单元具有4个“电平”，即“逻辑状态”“11”、“10”、“01”以及“00”。2-比特闪存单元的这4种状态可以通过在读取操作期间测量流过该沟道的电流量而不是通过简单地检测电流的存在与不存在来进行区分。通过把不同数量的电子置于浮置栅极上，可以把闪存单元编程为这4种状态之一。
在传统的多电平单元器件中，每个多电平单元的逻辑状态通过一组感测放大器(sense amplifier)来测量，该组感测放大器适合于检测和放大各种基准电流和流过多电平快闪单元(flash cell)的沟道的沟道电流之间的差。例如，通常，可以通过生成三(3)个基准电流，并且使用三个相应的感测放大器来比较每一个基准电流与沟道电流，从而读取该2-比特的闪存单元。然后，利用沟道电流和这三个基准电流之间的关系来确定多电平快闪单元的逻辑状态。例如，如果沟道电流大于所有三个基准电流，则多电平快闪单元具有逻辑状态“11”，如果沟道电流大于其中两个基准电流，则多电平快闪单元具有逻辑状态“10”，余类推。
遗憾的是，使得每个感测放大器形成具有同样特性是极为困难的。由于感测放大器特性的不匹配，难以感测到流过NOR闪存存储器器件沟道的电流中的微小差别。
发明内容
根据本发明的一个实施例，NOR闪存存储器器件包括存储器单元，适合于存储两个或两个以上比特的数据；基准电压生成器，适合于生成多个不同的基准电压；感测放大器，适合于根据其幅值由所述不同的基准电压所确定的基准电流顺序地检测所述两个或两个以上比特的数据的值；以及选择电路，适合于选择所述不同基准电压中的哪一个来确定所述基准电流的幅值。
根据本发明的另一个实施例，NOR闪存存储器器件包括存储器单元，适合于存储两个或两个以上比特的数据；基准电压生成器，适合于生成多个不同的基准电压；感测放大器，适合于根据其幅值由所述不同的基准电压所确定的基准电流顺序地检测所述两个或两个以上比特的数据的值；锁存电路，适合于存储所述感测放大器所检测的所述值；以及选择电路，适合于选择所述不同基准电压中的哪一个来确定所述基准电流的幅值。
根据本发明的另一个实施例，NOR闪存存储器器件包括存储器单元，适合于存储两个或两个以上比特的数据；基准电压生成器，适合于生成多个不同的基准电压；感测放大器，适合于根据其幅值由所述不同的基准电压所确定的基准电流顺序地检测所述两个或两个以上比特的数据的值；锁存电路，适合于存储所述感测放大器所检测的所述值，以及选择电路，适合于选择所述不同基准电压中的哪一个来确定所述基准电流的幅值；以及转换电路，适合于响应于所述选择电路所生成的多个选择信号，把所述不同的基准电压之一提供给所述感测放大器。
根据本发明的又一个实施例，一种顺序地检测存储在NOR闪存存储器器件的一个存储器单元中的两个或两个以上比特数据的值的方法包括根据表现在一个感测节点(sensing node)的电压电平，检测存储在存储器单元中的数据的一个最高有效比特的值。然后，当检测到最高有效比特的值时，该方法还包括对感测节点进行充电，使其达到一个预定电压电平，并且根据最高有效比特的值读取存储在存储器单元中的一个最低有效比特的值。
一种顺序地检测存储在NOR闪存存储器器件的存储器单元中的两个或两个以上比特数据的值的方法，该方法包括根据在感测节点处表现的电压电平，检测存储在存储器单元中的数据的最高有效比特的值。随后，在检测所述最高有效比特的值时，将所述感测节点预充电到预定电压电平，该方法还包括根据所述最高有效比特的值，读取存储在所述存储器单元中的最低有效比特的值。
下面将针对附图中所示的几个实施例对本发明进行描述。在所有附图中，相同的标记表示相同的示例性元件、部件、或步骤，在附图中
图1是根据本发明实施例的NOR闪存存储器器件的方框图；图2是图1中所示锁存电路的电路示意图；图3是一个波形时序图，表示了图1中的控制器所产生的控制信号的时序；以及图4是根据本发明的另一个实施例的NOR闪存存储器器件的方框图；具体实施方式
以下，将参照相应的附图描述本发明的几个示例性实施例。这些附图以教导实例给出。本发明的实际范围由随后的权利要求书限定。
这些示例性实施例总体上涉及一种含有多电平单元的NOR闪存存储器器件。理论上，多电平单元中的每一个都可以存储随机个数的比特。不过，为了阐述简单起见，下面描述的多电平单元适于每个存储2比特。
图1是根据本发明实施例的NOR闪存存储器器件的方框图。参照图1，NOR闪存存储器器件100包括存储器单元1a、Y-栅极电路2a、感测放大器10a、锁存电路20a、选择电路30a、基准电压生成器40a以及控制器50a。
存储器单元1a是多电平单元，包括漏极、源极、浮置栅极以及控制栅极。在存储器单元1a的读操作期间，把大约1V的电压施加于漏极，把大约4.5V或5V的电压施加于控制栅极，以及把大约0V的电压施加于源极。
在读操作期间，流过存储器单元1a的电流量取决于存储器单元1a的逻辑状态。存储器单元1a存储2个比特，因而具有4个逻辑状态“00”、“01”、“10”以及“11”。这4个逻辑状态中的每一个都由最高有效比特(MSB)和最低有效比特(LSB)表示。LSB被称为LSB数据LSB_D，并且MSB被称为MSB数据MSB_D。
感测放大器10a包括形成电流反射镜的正金属氧化物半导体(PMOS)晶体管P1和P2。流过存储器单元1a的电流量与流过PMOS晶体管P1和P2的电流量相同。在本书面描述中，术语“单元电流”将意指流过存储器单元1a的电流。
Y-栅极电路2a把存储器单元1a连接于感测放大器10a。Y-栅极电路2a是一种包括多个串联的负金属氧化物半导体(NMOS)晶体管的传统电路。
感测放大器10a感测并放大单元电流和基准电流之间的差。感测放大器10a包括预充电电路11a、比特线放电电路12a、感测节点预充电电路13a、基准电流生成电路14a、基准电流选择电路15a、比特线偏压晶体管N2以及PMOS晶体管P1和P2。
预充电电路11a响应于比特线预充电信号BLPRE，向感测放大器10a中的PMOS晶体管P1和P2提供电流。预充电电路11a包括第一和第二PMOS晶体管，第一和第二PMOS晶体管分别连接在提供电源电压的电源与PMOS晶体管P1和P2之间。第一和第二PMOS晶体管均由比特线预充电信号BLPRE选通。
比特线放电电路12a包括连接在比特线和地之间的NMOS晶体管N3。在感测存储器单元1a的逻辑状态之前，NMOS晶体管N3响应于比特线放电信号BLDIS，对比特线放电。
感测节点预充电电路13a连接于感测节点SA0，感测节点SA0用作感测放大器10a的输出端子。感测节点预充电电路13a响应初始化信号INIT将感测节点SA0预充电至初始电压电平。然后，每当感测到存储器单元1a的逻辑状态，感测节点SA0的电压电平都改变相应于单元电流的幅值的一个量。
感测节点预充电电路13a响应于初始化信号INIT，向感测节点SA0提供电源电压。感测节点预充电电路13a包括在电源和感测节点SA0之间形成电流路径的金属氧化物半导体(MOS)晶体管。优选的是，感测节点预充电电路13a包括PMOS晶体管P3。
基准电流生成电路14a连接在感测节点SA0和基准电流选择电路15a之间。基准电流生成电路14a根据基准电压生成器40a所输出的不同基准电压的各自的电平，生成在感测节点SA0和地之间流动的基准电流。
例如，基准电流生成电路14a通常包括并联在感测节点SA0和基准电流选择电路15a之间的NMOS晶体管N14、N15以及N16。NMOS晶体管N14、N15以及N16分别由不同基准电压DG_L、DG_M以及DG_H加以选通。基准电流选择电路15a把NMOS晶体管N14、N15以及N16之一接地，以致在任何给定时刻不同基准电流中至多一个从感测节点SA0流向地。
基准电流选择电路15a包括并联在基准电流生成电路14a和地之间的多个选择晶体管。例如，选择晶体管通常包括并联在基准电流生成电路14a和地之间的NMOS晶体管N11、N12以及N13。作为选择，选择晶体管也可包括旁路晶体管(pass transistor)或PMOS晶体管。NMOS晶体管N11、N12以及N13分别由选择信号LSB_L、MSB_M以及LSB_H加以控制。
在存储器单元1a的读操作期间，基准电流生成电路14a和基准电流选择电路15a通过激活(即，转换到第一逻辑状态)选择信号MSB_M来接通NMOS晶体管N12，同时维持NMOS晶体管N11和N13的关闭，生成具有第一值的基准电流。因此，基准电流流过NMOS晶体管N15和N12。把具有第一值的基准电流与单元电流加以比较，以确定MSB数据MSB_D的值。在确定了MSB数据MSB_D的值之后，通过使得选择信号MSB_M失活(即，转换到第二逻辑状态)而关闭NMOS晶体管N12，并且取决于MSB数据MSB_D的值，激活LSB_L或LSB_H来接通NMOS晶体管N11或N13，生成具有第二值的基准电流。把具有第二值的基准电流与单元电流加以比较，以确定LSB数据LSB_D的值。
在读操作期间，比特线偏压晶体管N2接收恒定直流(DC)电压，例如1.5V，以致单元电流可以流过PMOS晶体管P1和P2。换句话说，该DC电压接通比特线偏压晶体管N2，以把PMOS晶体管P1和P2连接于存储器单元1a。如果电流流过存储器单元1a，则相同的电流随后将流过PMOS晶体管P1和P2。
在流过PMOS晶体管P2的电流大于基准电流的情况下，感测节点SA0的电压电平升至感测节点预充电电路13a所提供的初始电平之上。因此，可以把感测节点SA0的电压电平的升高用来检测MSB数据MSB_D和LSB数据LSB_D的值。
与传统的多电平器件不同，感测放大器10a使用了单一的放大器电路感测存储在存储器单元1a中的多个比特。该放大器电路包括形成电流反射镜的PMOS晶体管P1和P2，以及生成基准电流的NMOS晶体管N11～N16。
如以上所描述的，NOR闪存存储器器件100执行两个感测操作以便感测两个比特的数据。其使用了一种涉及单一感测放大器的串行感测技术(serialsensing technique)，以便首先检测MSB数据MSB_D的值，然后检测LSB数据LSB_D的值。
相比之下，传统的多电平单元器件使用了一种涉及三个感测放大器的并联感测技术，以便在大致相同的时间检测MSB数据MSB_D和LSB数据LSB_D的值。然而，如以上所描述的，传统的多电平单元器件由于频繁出现在三个感测放大器之间的不匹配而易于出错。由于NOR闪存存储器器件100仅使用了一个感测放大器，所以其避免了不匹配的问题。
锁存电路20a通过感测放大器10a的输出端子接收感测节点SA0的电压电平。锁存电路20a响应锁存启动信号(enable signal)ENLAT，而锁存感测节点SA0的电压电平，并且根据感测节点SA0的电压电平输出MSB数据MSB_D的值。以下，将针对图2更详细地描述锁存电路20a的构造与操作。
选择电路30a从锁存电路20a接收MSB数据MSB_D的值和MSB启动信号ENMBS。当启动信号ENMBS被激活时，选择电路30a激活选择信号MSB_M，并且使得选择信号LSB_L和LSB_H失活。当MSB启动信号被失活时，选择电路30a依据MSB数据MSB_D的值激活选择信号LSB_L或者LSB_H，并且使得选择信号MSB_M失活。
在读操作开始时，MSB启动信号ENMBS通常被激活，因此选择信号MSB_M被激活，从而导致锁存电路20a锁存并且输出MSB数据MSB_D的值。然后，选择电路30a接收MSB数据MSB_D的值，并且失活MSB启动信号。选择电路30a接收MSB数据MSB_D，而且如果MSB数据MSB_D的值为逻辑“1”，选择电路30a激活选择信号LSB_L。否则，如果MSB数据MSB_D的值为逻辑“0”，选择电路30a激活选择信号LSB_H。
基准电压生成器40a生成不同的基准电压。在图1中，基准电压具有三个不同的电压电平。基准电压DG_M用于生成用于检测MSB数据MSB_D的值的基准电流，基准电压DG_L和DG_H用于生成用于检测LSB数据LSB_D的值的基准电流。
在读操作期间，控制器50a向感测感测放大器10a、锁存电路20a以及选择电路30a提供控制信号ENLAT、ENMAS以及INIT。以下，针对图3描述从控制器50a所提供的各个控制信号之间的时序关系。
图2是图1中所示锁存电路20a的实施例的电路图。在图2中，锁存电路20a包括三态缓冲器21a和数据锁存器22a。
三态缓冲器21a包括连接于感测放大器10a的输出端子的反相器以及一条数据线DL。反相器包括PMOS晶体管P5和NMOS晶体管N5。
三态缓冲器21a还包括响应于锁存启动信号ENLAT和反向锁存启动信号nENLAT而被接通或关闭的PMOS晶体管P4和NMOS晶体管N4。PMOS晶体管P4连接在PMOS晶体管P5和数据线DL之间，并且NMOS晶体管N4连接在数据线DL和NMOS晶体管N5之间。NMOS晶体管N4接收锁存启动信号ENLAT，PMOS晶体管P4接收反向锁存启动信号nENLAT。
当在感测放大器10a输出端子处表现的感测节点SA0的电压电平为“高”，并且锁存启动信号ENLAT被激活时，NMOS晶体管N5和N4分别被接通，以把数据线DL接地。在存储器单元1a上执行读操作之前，锁存启动信号ENLAT被激活，以对数据线DL进行放电。
数据锁存器22包括两个反相器INV1和INV2，以及旁路晶体管PT1。反相器INV1和INV2锁存来自数据线DL的数据，并且旁路晶体管PT1响应于锁存启动信号ENLAT和反向锁存启动信号nENLAT而被接通。当反向锁存启动信号nENLAT被激活时，数据锁存器22a锁存三态缓冲器21a的输出值。
图3是一个波形时序图，说明了控制器50a所输出的控制信号的时序。具体地讲，图3描述了存储器单元1a的读操作期间控制信号的时序。
参照图3，比特线放电信号BLDIS被激活，以对连接于存储器单元1a的比特线进行放电。然后，比特线预充电信号BLPRE被失活，以接通预充电电路11a中的第一和第二PMOS晶体管，从而将感测节点SA0充电至“高”电平。
响应于MSB启动信号ENMSB的激活，选择信号MSB_M被激活，以生成流过NMOS晶体管N12和N15的基准电流。因此，可由基准电压DG_M确定基准电流的幅值。
感测放大器10a感测与放大单元电流和基准电流之间的差。当单元电流大于基准电流时，感测节点SA0的电压电平增高。否则，如果单元电流小于基准电流，则感测节点SA0的电压电平降低。因此，感测节点SA0的电压电平用于确定存储器单元1a中的MSB数据MSD_D的逻辑状态。在MSB数据MSB_D为逻辑“1”的情况下，感测节点SA0的电压电平增高，或者其保持在“高”电平上。在MSB数据MSB_D为逻辑“0”的情况下，感测节点的电压电平降至“低”电平。在图3中，把相应的“高”和“低”电压电平标记成“接通单元(1)”和“关闭单元(0)”。
接下来，锁存启动信号ENLAT被激活，以使锁存电路20a锁存感测节点SA0的电压电平，并且将其存储为MSB数据比特MSB_D。
然后，把初始化信号INIT输入于感测节点预充电电路13a，以将感测节点SA0充电至“高”电平。接下来，MSB启动信号ENMSB被失活，并且由锁存电路20a输出MSB数据MSB_D。
当MSB启动信号MSB_D被失活时，选择电路30a依据MSB数据比特MSB_D的值生成选择信号LSB_L或选择信号LSB_H。在MSB数据比特MSB_D的值为逻辑“1”的情况下，生成选择信号LSB_L，而在MSB数据比特MSB_D的值为逻辑“0”的情况下，生成选择信号LSB_H。
在生成选择信号LSB_L的情况下，由基准电压DG_L确定基准电流的幅值。作为选择，在生成选择信号LSB_H的情况下，由基准电压DG_H确定基准电流的幅值。基准电压DG_L和DG_H控制基准电流的幅值，以致感测放大器10a可以确定存储在存储器单元1a中的LSB数据LSB_D的值。
为了进一步说明感测放大器10a的操作，将介绍一个具体的实例，其中，MSB数据MSB_D为逻辑“1”，LSB数据LSB_D的值为逻辑“0”。
在这些条件下，生成第一基准电流，以检测MSB数据MSB_D的值。由于MSB数据MSB_D的值为逻辑“1”，所以基准电流将小于或等于单元电流，因此感测节点SA0的电压电平将保持“高”，而且锁存电路20a将存储该“高”电压电平。然后，将生成第二基准电流，以检测LSB数据LSB_D的值。由于LSB数据LSB_D的值为逻辑“0”，所以基准电流将大于单元电流，因此感测节点SA0的电压电平将降至“低”电压电平，而且锁存电路20a将把该“低”电压电平存储为LSB数据LSB_D。
锁存电路20a锁存MSB数据MSB_D和LSB数据比特LSB_D，并且通过输出节点D0输出该数据。
图4是一个方框图，描述了根据本发明的另一个实施例的NOR闪存存储器器件。参照图4，NOR闪存存储器器件200包括存储器单元1b、Y-栅极电路2b、感测放大器10b、锁存电路20b、选择电路30b、转换电路35b、基准电压生成器40b以及控制器50b。存储器单元1b、Y-栅极电路2b、锁存电路20b、选择电路30b、基准电压生成器40b以及控制器50b与图1～3中所描述的相应的元件1a、2a、20a、30a、40a以及50a相同。
感测放大器10b包括预充电电路11b、比特线放电电路12b、感测节点预充电电路13b以及基准电流生成电路14b。此处，预充电电路11b、比特线放电电路12b以及感测节点预充电电路13b与相对图1所描述的相应的元件11a、12b以及13b相同。基准电流生成电路14b响应于基准电压Vref，生成基准电流。基准电流生成电路14b通常包括NMOS晶体管N1。
转换电路35包括分别由选择信号MSB_M、LSB_L以及LSB_H加以控制的第一、第二以及第三转换器41、42以及43。通常，转换器41、42以及43包括旁路晶体管、NMOS晶体管、或者PMOS晶体管。转换电路35b向基准电流生成电路14b提供基准电压Vref。
当接通第一转换器41时，转换电路35b向基准电流生成电路14b提供第一基准电压DG_M。当检测存储在存储器单元1b中的MSB数据MSB_D的电平时，第一基准电压DG_M用于生成基准电流。当接通第二或第三转换器42或43时，转换电路35b向基准电流生成电路14b提供第二或第三基准电压DG_L或DG_H。当检测存储在存储器单元1b中的LSB数据LSB_D时，第二或第三基准电压DG_L或DG_H用于生成基准电流。
由于NOR闪存存储器器件200接收单一的NMOS晶体管上的不同基准电压，所以消除了基于晶体管不匹配的基准电流的偏差。
如以上所提到的，根据本发明实施例的NOR闪存存储器器件使用了串行感测技术来检测NOR闪存单元的逻辑状态。该串行感测技术使用了单一的感测放大器，以避免通常因传统多电平单元器件中不匹配的感测放大器所引发的错误。
以上的优选实施例仅为教导实例。该领域中的普通熟练技术人员将会认识到在不脱离以下权利要求所限定的本发明的范围的情况下，可以对这些示范性实施例的形式与细节进行多方面的修改。
要求均在2004年12月15日提出的申请号为2004-106388和2004-106390的韩国专利申请的优先权，特将它们所公开的全部内容并入此处，以作参考。
权利要求
1.一种NOR闪存存储器器件，包括存储器单元，适合于存储两个或两个以上比特的数据；基准电压生成器，适合于生成多个不同的基准电压；感测放大器，适合于根据基准电流顺序地检测所述两个或两个以上比特的数据的值，该基准电流的幅值由所述不同的基准电压确定；以及选择电路，适合于选择所述不同基准电压中的哪一个来确定所述基准电流的幅值。
2.根据权利要求1所述的NOR闪存存储器器件，其中，所述感测放大器包括基准电流生成电路，连接于感测节点，并且适合于从所述基准电压生成器接收所述不同的基准电压；以及基准电流选择电路，连接在所述基准电流生成电路和地之间，并且适合于从所述选择电路接收多个选择信号；其中，基准电流选择电路适合于响应于所述多个选择信号，通过相应于所述不同的基准电压的不同的电流路径，把感测节点连接到地；以及其中，基准电流的幅值取决于所述不同电流路径中的哪一个把所述感测节点连接到地。
3.根据权利要求2所述的NOR闪存存储器器件，其中，所述基准电流生成电路包括多个负金属氧化物半导体(NMOS)晶体管，并联在所述感测节点和地之间，并且分别由所述不同的基准电压控制。
4.根据权利要求3所述的NOR闪存存储器器件，其中，所述基准电流选择电路包括多个转换器，并联在NMOS晶体管和地之间，并且分别由所述多个选择信号控制。
5.根据权利要求4所述的NOR闪存存储器器件，其中，每一个转换器都包括NMOS晶体管。
6.根据权利要求1所述的NOR闪存存储器器件，其中，所述感测放大器包括基准电流生成电路，适合于根据所述不同的基准电压确定所述基准电流的幅值。
7.根据权利要求6所述的NOR闪存存储器器件，其中，所述基准电流生成电路连接在感测节点和地之间。
8.根据权利要求7所述的NOR闪存存储器器件，其中，所述基准电流生成电路包括负金属氧化物半导体(NMOS)晶体管，连接在所述感测节点和地之间。
9.根据权利要求1所述的NOR闪存存储器器件，还包括感测节点预充电电路，适合于在所述感测放大器检测到所述两个或两个以上比特数据中的最高有效比特的值之后，将连接于所述基准电流生成电路的感测节点预充电至预定电压电平。
10.根据权利要求9所述的NOR闪存存储器器件，其中，所述预定电压电平为电源电压电平。
11.根据权利要求9所述的NOR闪存存储器器件，其中，所述感测节点预充电电路包括金属氧化物半导体(MOS)晶体管，在电源和所述感测节点之间形成电流路径。
12.一种NOR闪存存储器器件，包括存储器单元，适合于存储两个或两个以上比特的数据；基准电压生成器，适合于生成多个不同的基准电压；感测放大器，适合于根据基准电流顺序地检测所述两个或两个以上比特的数据的值，该基准电流的幅值由所述不同的基准电压确定；锁存电路，适合于存储所述感测放大器所检测的所述值；以及选择电路，适合于选择所述不同基准电压中的哪一个来确定所述基准电流的幅值。
13.根据权利要求12所述的NOR闪存存储器器件，其中，感测放大器包括基准电流生成电路，连接于感测节点，并且适合于从所述基准电压生成器接收所述不同的基准电压；基准电流选择电路，连接在所述基准电流生成电路和地之间，并且适合于从所述选择电路接收多个选择信号；以及感测节点预充电电路，适合于在所述感测放大器检测到所述两个或两个以上比特数据中的最高有效比特的值之后，将连接于所述基准电流生成电路的感测节点预充电至预定电压电平；其中，所述基准电流选择电路适合于响应于所述多个选择信号，通过相应于所述不同的基准电压的不同的电流路径，把所述感测节点连接到地；以及其中，所述基准电流的幅值取决于所述不同电流电路中的哪一个把所述感测节点连接到地。
14.根据权利要求13所述的NOR闪存存储器器件，其中，所述基准电流选择电路包括多个负金属氧化物半导体(NMOS)晶体管，并联在所述感测节点和地之间，并且适合于响应于所述不同的基准电压而在所述感测节点和地之间形成不同的电流路径。
15.根据权利要求14所述的NOR闪存存储器器件，其中，所述基准电流选择电路包括多个转换器，并联在所述NMOS晶体管和地之间，并且由所述多个选择信号控制。
16.根据权利要求13所述的NOR闪存存储器器件，其中，所述感测节点预充电电路包括金属氧化物半导体(MOS)晶体管，连接在电源和所述感测节点之间。
17.根据权利要求12所述的NOR闪存存储器器件，其中，所述锁存电路包括三态缓冲器，适合于接收所述感测放大器所检测的所述数据比特的值；数据锁存器，适合于存储所述三态缓冲器所产生的输出值；以及数据线，连接所述三态缓冲器和所述锁存器；其中，在接收到所述感测放大器所检测的所述数据比特的每一值之前，所述三态缓冲器对所述数据线进行放电。
18.一种NOR闪存存储器器件，包括存储器单元，适合于存储两个或两个以上比特的数据；基准电压生成器，适合于生成多个不同的基准电压；感测放大器，适合于根据基准电流顺序地检测所述两个或两个以上比特的数据的值，该基准电流的幅值由所述不同的基准电压确定；锁存电路，适合于存储所述感测放大器所检测的所述值，以及选择电路，适合于选择所述不同基准电压中的哪一个来确定所述基准电流的幅值；以及转换电路，适合于响应于所述选择电路所生成的多个选择信号，把所述不同的基准电压之一提供给所述感测放大器。
19.根据权利要求18所述的NOR闪存存储器器件，其中，所述感测放大器包括基准电压生成电路，连接在所述感测节点和地之间，并且适合于根据提供给所述感测放大器的所述基准电压的电平，生成所述基准电流；以及感测节点预充电电路，连接于所述感测节点，并且适合于在所述感测放大器检测到最高有效比特数据的值之后，将所述感测节点预充电至预定电压电平。
20.根据权利要求19所述的NOR闪存存储器器件，其中，所述基准电流生成电路包括负金属氧化物半导体(NMOS)晶体管，连接在所述感测节点和地之间。
21.根据权利要求19所述的NOR闪存存储器器件，其中，所述感测节点预充电电路包括连接在电源和所述感测节点之间的金属氧化物半导体(MOS)晶体管。
22.根据权利要求18所述的NOR闪存存储器器件，其中，所述锁存电路包括三态缓冲器，适合于接收所述感测放大器所检测的所述数据比特的值；数据锁存器，适合于存储所述三态缓冲器所产生的输出值；以及数据线，连接所述三态缓冲器和所述锁存器；其中，在接收到所述感测放大器所检测的所述数据比特的值之前，所述三态缓冲器对所述数据线进行放电。
23.一种顺序地检测存储在NOR闪存存储器器件的存储器单元中的两个或两个以上比特数据的值的方法，该方法包括根据在感测节点处表现的电压电平，检测存储在存储器单元中的数据的最高有效比特的值；在检测所述最高有效比特的值时，将所述感测节点预充电到预定电压电平；以及根据所述最高有效比特的值，感测存储在所述存储器单元中的最低有效比特的值。
24.根据权利要求23所述的方法，其中，响应于所述最高有效比特启动信号ENMSB，检测最高有效比特的值。
25.根据权利要求23所述的方法，其中，预定电压电平为电源电压。
全文摘要
一种NOR闪存存储器器件包括适合于存储至少两个比特数据的存储器单元。通过生成检测最高有效比特(MSB)的值的、具有第一幅值的基准电流，以及生成检测最低有效比特(LSB)的值的、具有第二幅值的基准电流，在存储器单元上执行读操作。在读操作期间，通过把第一和第二基准电流与流过存储器单元的电流量进行比较，检测MSB和LSB的各自的值。根据基准电压生成器所生成的不同的基准电压确定第一和第二基准电流的各自的幅值。
文档编号G11C7/00GK1822227SQ20051013161
公开日2006年8月23日 申请日期2005年12月15日 优先权日2004年12月15日
发明者金大汉, 李升根 申请人:三星电子株式会社