专利名称：用于检测薄弱单元的sram测试方法和sram测试配置的制作方法
技术领域：
本发明涉及一种用于测试静态随机存取存储器(SRAM)的方法，所述SRAM具有连接在第一位线和第二位线之间的第一单元和第二单元，第一单元响应第一字线，以及第二单元响应第二字线。
本发明还涉及一种用于测试这种存储器的测试配置。
背景技术：
SRAM是一种需要电能以保持其内容的存储器芯片，即只要供电就在其存储器中保留数据。SRAM由触发电路构成，所述触发电路基于两个选择晶体管中的哪一个激活而使电流流过一侧或另一侧。与动态RAM(DRAM)不同，SRAM不需要周期性地对单元进行刷新的刷新电路。SRAM还提供比DRAM更快的数据存取。然而，SRAM也比DRAM占用更多空间，使用更多电能，并且倾向于更加昂贵。例如，SRAM一般用于计算机高速缓冲存储器，并且作为视频卡上的数字模拟转换器的随机存储存储器的一部分。
图1示出了常用的6-晶体管(6T)CMOS SRAM单元。包括P沟道晶体管102和N沟道晶体管104的第一反相器100以及包括P沟道晶体管202和N沟道晶体管204的第二反相器200按照公知方式互相连接，以形成锁存器。第一N沟道选择晶体管106将锁存器与第一位线BLB相连，以及第二N沟道选择晶体管108将锁存器与第二位线BL相连。N沟道选择晶体管106、108的栅极与字线WL相连。
上述6-晶体管(6T)CMOS SRAM单元为微处理器和微控制器设计提供比传统4-晶体管(4T)SRAM单元更多的优点，包括由于其激活的上拉PMOS晶体管，用于理想的数据保持的潜力。然而，由于已知通常称作薄弱缺陷的一些缺陷引起保持失败，之前还没有实现所述理想数据保持潜力。典型地由诸如阻抗缺陷、过大的工艺偏移、晶体管失配、IR降落等引起的这种类型的缺陷，可以引起工艺、温度和时间相关的不可预测的数据保持故障。因为单元并非完全地损坏，这种保持故障倾向于是随机的，只在特定的操作条件下才触发保持故障(其特征在于状态翻转)，例如在SRAM的正常操作期间的电学干扰(例如，电源噪声)、读/写单元干扰等。结果，高温烘烤的传统保持力监测技术和诸如N-March之类的测试算法可能不会检测到这种类型的故障。
为了以下目的，可以将薄弱单元(weak cells)定义为其静态噪声裕度(SNM)接近0的单元。因此，这种单元可以非故意地翻转他们的状态。SNM是一种对于任意状态中的噪声的逻辑电路容限的量度标准，即，输入电压可以变化多少而不会干扰当前的逻辑状态。换句话说，SNM表示单元鲁棒性(robustness)的量度标准。参考图2，示出了具有突出的静态噪声裕度的单元的传送功能。将SNM定义为可以嵌入在两个单元反相器的传输特性之间的最大均方根一侧。特性上的点X和Y表示两个稳定状态，并且交叉点Z表示亚稳态点。Z周围朝向X或Y的较小干扰将引起单元分别翻转到状态X或Y。
参考图3，示出了好SRAM单元(实线)和薄弱SRAM单元(虚线)的传输特性。坐标轴表示节点电压，其与位线电压成比例。VMgood和VMweak表示好单元和薄弱单元的亚稳性点。如果将SRAM单元内部节点带到VM的电平，那么较小的电压递增将单元翻转至该递增的方向。传输特性上的点X1、Y1(X2、Y2)表示稳定状态Z1(Z2)，分别是好(薄弱)单元的亚稳态。如根据图3所明白的，薄弱单元具有比好单元小得多的SNM。
识别SRAM的薄弱单元的问题在于并非全部单元具有相同的传输特性，即，在单元之间亚稳态点可以改变。亚稳态点还可以由于技术和电路设计而变化。美国专利US 6778450公开了用于一种用于检测具有传输特性范围的薄弱单元的设备和方法。为此目的，将受测试的单元与偏压发生器相连，可以通过选择预定的偏压来配置所述偏压发生器。因为不同的偏压使得能够检测不同的亚稳态点，可以利用这种方法检测薄弱单元的范围。然而，该方案的缺点是必须在硅中包括专用的偏压发生器，并且只有已经预定义的偏压电平是可用的，这限制了薄弱单元测试的灵活性。
发明内容
本发明设法提供一种提供对现有技术改进的、用于测试SRAM的方法。
本发明还设法提供一种提供对现有技术改进的、用于测试SRAM的测试配置。
根据本发明的第一方面，提出了一种测试静态随机存取存储器的方法，所述静态随机存取存储器具有连接在第一位线和第二位线之间的第一单元和第二单元，第一单元响应第一字线，并且第二单元响应第二字线，所述方法包括将数据值存储在第一单元中；将数据值的补数存储在第二单元中；将第一位线和第二位线的至少一个充电到预定电压；启用第二字线预定时间段；启用第一字线；以及评估在第一单元中存储的数据值。
本发明是基于以下实现如果禁用第二单元的字线，对与第二单元的逻辑“0”导电连接的位线进行部分地放电。通过位线损失的电荷量是时间相关的，即，是启用第二单元的字线的时间段的函数，并且因此，可以固定地选择通过启用第二单元的字线引起的位线上的电压降。第一单元暴露于该已减小位线电压等效于第一单元的较差重写，并且因此可以将其用于确定第一单元的传输特性。
在一个实施例中，启用第二字线预定时间段包括向第二字线提供具有与预定时间段相对应的组合脉冲宽度的N个电压脉冲，其中N是整数，并且至少是2。这具有以下优点可以将诸如时钟脉冲或类似信号之类的现有信号施加到第二单元的字线上。优选地，可以选择N和/或脉冲宽度，允许对受测试存储器的灵活测试，因为可以在硅中实现所述存储器之后，更改位线上的电压减少。
在另外的实施例中，所述方法还包括将另外的数据值存储在第一单元中；将另外的数据值的补数存储在第二存储器中；将第一位线和第二位线的至少一个充电至另外的预定电压；启用第二字线另外的预定时间段；启用第一字线；以及评估在第一单元中存储的另外的数据值。预定时间段的变化允许检测具有变化的SNM的存储单元的范围。
在另外的实施例中，本发明的方法还包括将第二另外的数据值存储第一单元中；将所述数据值的补数存储在第二单元中；将第一位线和第二位线的至少一个充电至预定电压；启用第一字线预定时间段；启用第二字线；以及评估在第二单元中存储的数据值。
这具有以下优点还可以测试用作基准的单元的SNM。
根据本发明的另一个方面，提出了一种测试配置，用于测试具有连接在第一位线和第二位线之间的第一单元和第二单元的静态随机存取存储器，所述第一单元响应第一字线，并且所述第二单元响应第二字线，所述测试配置包括用于将数据值存储在第一单元中的装置；用于将所述数据值的补数存储在第二单元中的装置；用于将第一位线和第二位线的至少一个充电到预定电压的装置；用于启用第二字线预定时间段的装置；用于启用第一字线的装置；以及用于评估在第一单元中存储的数据值的装置。
可以嵌入到SRAM中作为内置自测试(BIST)配置的这种配置具体实现了本发明的方法，并且受益于与针对该方法所公开的相同优点。
将仅作为示例并且参考附图更加详细地描述本发明，其中图1是示出了传统6-晶体管SRAM单元的结构的电路图；图2示出了具有突出的静态噪声裕度的存储单元的传输函数；图3分别示出了好SRAM单元和薄弱SRAM单元的传输函数；图4示出了本发明方法的流程图；图5示出了本发明方法在SRAM的位线之一上的效果；以及图6示出了本发明的测试配置的实施例。
具体实施例方式
应该理解的是附图仅是示意性的，并且没有按比例绘制。还应该理解的是，贯穿全图，将相同的参考符号用于表示相同或相似的部分。
借助图1和图3，在图4中解释本发明的方法。在第一步骤410中，将数据背景写入到SRAM单元中，即，采用例如逻辑“1”的第一数据值对作为受测试的单元的SRAM的第一单元进行编程，以及采用第一数据值的补数(complement)即逻辑“0”对作为基准单元的SRAM的第二单元进行编程。第一单元和第二单元共享一对位线，例如图1中的位线BL和BLB。
在下一个步骤420中，将位线预充电到预定电压，例如电源电压Vdd或另一个合适的电压。随后，在步骤430中，启用基准单元的字线预定时间段，这可以通过以下方式实现恒定地启用字线该时间段；或者通过使所述字线经受N个脉冲，其中N是至少为2的整数，利用组合脉冲宽度的总和来形成所述时间段。后者是有利的因为N和脉冲宽度两者均是可容易地编程的，有利于其中可以识别宽范围的单元薄弱水平的灵活SRAM测试。
临时地启用字线的效果可以参考图1进行解释。假设图1所示的SRAM单元是基准单元。如果已经将逻辑“0”存储在该单元中，节点1将处于与“0”相对应的电压，而节点2将处于与其翻转(或补数)相对应的电压。在启用字线时，与节点导电相连的位线承载与逻辑“0”相对应的电压，在这种情况下，与节点1相连的位线BLB将部分地进行放电，直到已经达到预定的已减小位线电压为止。
在下一个步骤440中，启用受测试的单元(CUT)的字线。因为受测试的单元已经用在基准单元中存储的数据值的补数进行了编程，受测试的单元的节点1将处于与逻辑“1”相对应的电压。通过启用CUT的字线，将该节点暴露到由位线BLB承载的已减小的预充电电压。这与将CUT暴露到较弱的重写是等效的。如图3及其描述中所解释的，如果亚稳态电压点Z比位线上已减小的电压高，在CUT中存储的数据值将翻转到其补数值。这是在下一个步骤450中进行评估的，其中读出在CUT中存储的数据。随后，在步骤460中检查是否已经测试了SRAM的全部单元。重复步骤410至460，直到确认步骤460中的检查为止。
可以通过在步骤430中更改启用基准单元的字线的持续时间，对已经测试的CUT重复步骤410和450，例如通过更改馈送到基准单元的字线的脉冲的个数，通过更改馈送到基准单元的脉冲的脉冲宽度，或通过更改连续的启用字线的持续时间，可选地结合将位线预充电到的电压的更改，以改变暴露到承载逻辑“0”的基准单元的节点的位线上的电压减少量。通过随后将CUT暴露到给已更改的已减小电压，对照已更改SNM阈值测试CUT。明显的是，可以重复该过程许多次，以精确地识别亚稳态点，并且因此识别CUT的SNM。
还可以对于成为CUT的基准单元重复步骤410和450，并且与前一个基准单元共享位线的另一个单元成为基准单元，例如，所形成的CUT。类似地，可以对于通过已减小位线电压设定的不同SNM阈值测试前一个基准单元许多次，以精确地确定亚稳态点。因此，针对SRAM中的每一个单元，可以精确地确定SNM。因此，本发明的测试方法非常灵活，并且允许检测缺陷的较宽范围，所述缺陷包括依赖于制造工艺变化的缺陷，例如由SRAM单元的负载晶体管106和108中的开路或阻抗性破坏引起的数据保持故障，或诸如两个负载晶体管106和108的连接中的破坏之类的对称缺陷。
启用基准单元的字线对位线上的电压的效果如图5所示。曲线520表示在用脉冲510启用基准单元的字线之后，暴露到基准单元的承载逻辑“0”的节点的位线上的电压。如可以根据图5看出的，利用与所施加脉冲510的宽度成比例的减小量，提交到基准单元的字线的每一个脉冲减小了位线上的电压。可以改变脉冲510的宽度和所施加脉冲510的个数，以调节位线上的电压减小量，如在前所解释的那样。例如，针对图5所示的函数，施加10个脉冲510将位线上的电压减小到600mV附近，如圆圈522所示，而施加15个脉冲510将位线上的电压减小到300mV附近，如圆圈524所示。应该理解的是，通过改变脉冲的个数和/或脉冲宽度(或通过改变单个脉冲的宽度)，可以对CTU进行改变强度的范围内的重写，以精确地确定其亚稳态点。应当强调，这是对现有技术的明显改进，其中在SRAM测试期间所施加重写电压的这种高度灵活性还不曾实现。
图6示出了根据本发明的测试配置的实施例。由单元1，2和n示意性地且部分地描述SRAM 600，其中单元n是SRAM 600的列中的第n个单元。例如，单元1-n的每一个可以是如图1中所示并且如其描述中所述的6TSRAM单元的单元。单元1-n如图1所示连接在位线BLB和BL之间。位线BLB和BL与位线控制逻辑610相连，将位线控制逻辑610配置成对位线BLB和BL进行预充电，并且用于在单元1-n的一个的读出期间，检测位线BLB和BL上的电压。例如，预充电电路可以如PCT申请WO2004/081948中所公开的那样实现。尽管在图6中描述为单个的功能块610，预充电电路和读出电路可以通过分离的电路块来实现。
测试配置还包括字线控制逻辑620，典型地，所示字线控制逻辑620包括与单元1-n的字线WL1-WLn相连的地址解码器，用于选择性地激活SRAM 600的字线。字线驱动器电路620和驱动器逻辑610是本领域公知的逻辑块，并且将不会进一步地描述。该测试配置还包括测试控制块630，响应测试启用线632，并且与位线控制逻辑610和字线控制逻辑620相连。可以将测试控制块630集成到SRAM 600上，或者测试控制块630可以是分立的测试设备。在激活SRAM测试时，测试控制块630分别向字线控制逻辑620提供待选择为CUT的单元和基准单元的地址，并且指示位线控制逻辑610将合适的数据值存储在选定的单元中。
随后，将测试控制块630配置成指示位线控制电路610将位线BLB和BL预充电到预定电压，例如Vdd，其后测试控制块630触发字线控制逻辑620，以启用基准单元的字线预定时间段，例如通过向基准单元的字线提供N个启用脉冲。测试控制块630可以包括允许写入的存储器(未示出)，用于存储N的值，用于存储字线启用脉冲的脉冲宽度的值，或用于存储连续的字线启用信号的持续时间，或其组合。测试控制块630的存储器可以是外部可存取的，以便例如在测试期间允许更新这些测试参数。
随后，测试控制块630向字线控制逻辑620提供CUT的地址，并且在启用CUT的字线时，测试控制块630指示位线控制逻辑610读取在CUT中存储的数据值。将该数据值转发到测试控制块630，所示测试控制块630将得到的数据值与在CUT中最初存储的数据值进行比较。测试控制块630可以将CUT通过/失败指示器、所确定的CUT的SNM或这些结果的组合存储在存储器中，或者可以经由输出通道(未示出，例如，测试总线)立即输出该信息。
应该注意的是，上述实施例所示不是限制本发明，本领域的普通技术人员在不脱离所附权利要求所限的本发明范围的情况下，将能够设计许多替代实施例。在权利要求中，不应该将括号中放置的任意参考符号解释为限制权利要求。术语“包括”不排除在权利要求中所列元件或步骤以外的元件或步骤的存在。单数的元件不排除多个该元件，反之亦然。本发明可以借助于包括数个不同元件的硬件来实现。在列举了几种手段的设备权利要求中，可以将这些手段的几个由一个或相同项目的硬件来具体实现。唯一的事实在于在多个彼此不同的从属权利要求描述的某些措施不表示不能有利地使用这些措施的组合。
权利要求
1.一种用于测试静态随机存取存储器(600)的方法，所述静态随机存取存储器具有连接在第一位线(BLB)和第二位线(BL)之间的第一单元和第二单元，第一单元响应第一字线(WL1)，并且第二单元响应第二字线(WL2)，所述方法包括将数据值存储在第一单元中；将数据值的补数存储在第二单元中；将第一位线(BLB)和第二位线(BL)中的至少一个充电到预定电压；启用第二字线(WL2)达到预定时间段；启用第一字线(WL1)；以及评估在第一单元中存储的数据值。
2.根据权利要求1所述的方法，其中，启用第二字线(WL2)达到预定时间段包括向第二字线(WL2)提供具有与预定时间段相对应的组合脉冲宽度的N个电压脉冲(510)，其中N是整数，并且至少是2。
3.根据权利要求2所述的方法，还包括选择N的值。
4.根据权利要求2或3所述的方法，包括限定脉冲宽度。
5.根据权利要求1或2所述的方法，还包括将另外的数据值存储在第一单元中；将另外的数据值的补数存储在第二存储器中；将第一位线(BLB)和第二位线(BL)中的至少一个充电到另外的预定电压；启用第二字线(WL2)达到另外的预定时间段；启用第一字线(WL1)；以及评估在第一单元中存储的另外的数据值。
6.根据权利要求1或2所述的方法，还包括将第二另外的数据值存储第一单元中；将所述数据值的补数存储在第二单元中；将第一位线(BLB)和第二位线(BL)中的至少一个充电到预定电压；启用第一字线(WL1)达到预定时间段；启用第二字线(WL2)；以及评估在第二单元中存储的数据值。
7.一种测试配置，用于测试具有连接在第一位线(BLB)和第二位线(BL)之间的第一单元和第二单元的静态随机存取存储器(600)，所述第一单元响应第一字线(WL1)，并且所述第二单元响应第二字线(WL2)，所述测试配置包括用于将数据值存储在第一单元中的装置(610、620、630)；用于将所述数据值的补数存储在第二单元中的装置(610、620、630)；用于将第一位线和第二位线中的至少一个充电到预定电压的装置(610)；用于启用第二字线达到预定时间段的装置(620)；用于启用第一字线的装置(620)；以及用于评估在第一单元中存储的数据值的装置(610、630)。
8.根据权利要求7所述的测试配置，其中，用于启用第二单元的字线达到预定时间段的装置(620)包括用于向第二字线提供具有与预定时间段相对应的组合脉冲宽度的N个电压脉冲，其中N是整数并且至少是2。
9.根据权利要求8所述的测试配置，其中，N是可配置的。
10.根据权利要求8或9所述的测试配置，其中，脉冲宽度是可配置的。
11.根据权利要求7所述的测试配置，其中，测试配置被集成到静态随机存取存储器(600)中。
全文摘要
公开了一种方法和测试配置，用于测试具有连接在一对位线之间的第一单元和第二单元的SRAM。在第一步骤中(410)，将数据值存储在作为受测试的单元(CUT)的第一单元中，并且将其补数存储在作为基准单元的第二单元中。接下来，将位线预充电到预定电压(步骤420)。随后，例如通过向基准单元的字线提供多个电压脉冲，启用所述字线达到预定时间段。这引起了与基准单元的逻辑“0”节点相连的位线的电压降落。在随后的步骤(440)中，启用CUT的字线，将CUT暴露于电压减小的位线。这与较差地重写CUT是等效的。最后，评价CUT中的数据值。如果所述数据值已经翻转，则CUT是薄弱单元。可以通过改变上述位线上的已减小电压来检测不同薄弱水平的单元。
文档编号G11C29/50GK101065809SQ200580040538
公开日2007年10月31日 申请日期2005年11月8日 优先权日2004年11月26日
发明者何塞德赫苏斯·皮内达德久韦茨, 穆罕默德·阿兹梅恩, 安德烈·S·巴甫洛维奇 申请人:皇家飞利浦电子股份有限公司