包含电阻切换氧化物或氮化物及抗熔丝的非易失性可重写存储器单元的制作方法

专利名称：包含电阻切换氧化物或氮化物及抗熔丝的非易失性可重写存储器单元的制作方法
技术领域：
本发明涉及一种包含电阻切换材料的非易失性存储器单元。
背景技术：
可在稳定电阻状态间以可逆方式切换的电阻切换材料可用于非易失性存储器单元 中。电阻切换材料的电阻状态存储单元的数据状态。
对于某些电阻切换材料，低至高电阻或高至低电阻切换或这两者可能难以控制。改 善对所述切换的控制将是有利的。

发明内容
通过随附权利要求书来定义本发明，且不应将此部分中的任何内容视为对所述权利 要求书的限制。 一般而言，本发明是针对一种包含电阻切换材料的非易失性存储器单元。
本发明的第一方面提供一种非易失性存储器单元，其包含电阻切换元件，所述电 阻切换元件包含电阻切换金属氧化物或氮化物化合物的层，所述金属氧化物或氮化物化 合物仅包括一种金属；及介电熔断抗熔丝。
本发明的优选实施例提供一种非易失性存储器阵列，其包含第一多个存储器单元，
所述第一多个存储器单元中的每一存储器单元包含介电熔断抗熔丝；电阻切换存储器 元件，其包含电阻切换金属氧化物或氮化物化合物的层，所述金属氧化物或氮化物化合 物仅包括一种金属。
本发明的另一方面提供一种用于形成及编程非易失性存储器单元的方法，所述方法 包含形成介电熔断抗瑢丝；及形成电阻切换金属氧化物或氮化物化合物的层，所述金 属氧化物或氮化物化合物仅包括一种金属，其中所述介电熔断抗熔丝及所述电阻切换元 件是以电性串联方式布置于所述非易失性存储器单元内及，在完成所述存储器单元的 制造之后，施加预调节脉冲，其中所述预调节脉冲是用以熔断所述介电熔断抗熔丝，形 成穿过所述介电熔断抗熔丝的低电阻熔断区，且其中所述预调节脉冲是用以在所述电阻 切换金属氧化物或氮化物化合物的层中形成电阻切换区，改变所述电阻切换区的电阻状态。
本发明的另一优选实施例提供一种单片三维存储器阵列，其包含i)第一存储器级， 其是以单片形式形成于衬底上，所述第一存储器级包含a)多个大致平行大致共面的 第一导体；b)所述第一导体上的多个大致平行大致共面的第二导体；及C)第一多个存 储器单元，每一存储器单元包含介电熔断抗熔丝，所述底部导体之一的一部分，及所述 顶部导体之一的一部分，电阻切换金属氧化物或氮化物化合物的层，其中所述金属氧化 物或氮化物化合物仅包括一种金属，且其中所述介电熔断抗熔丝与所述电阻切换金属氧 化物或氮化物的层是以电性串联方式布置于所述顶部导体的所述部分与所述底部导体 的所述部分之间，及ii)第二存储器级，其是以单片形式形成于所述第一存储器级上。
本发明的又一方面提供一种用于编程非易失性存储器单元的方法，其中所述单元包 含介电熔断抗熔丝及电阻切换存储器元件，所述电阻切换存储器元件包含电阻切换金 属氧化物或氮化物化合物的层，所述金属氧化物或氮化物化合物仅包括一种金属，所述 方法包含施加预调节脉冲，其中所述预调节脉冲是用以熔断所述介电熔断抗熔丝，形 成穿过所述介电熔断抗熔丝的低电阻熔断区，且其中所述预调节脉冲是用以在所述电阻 切换金属氧化物或氮化物化合物的层中形成切换区，将所述切换区置于低电阻设置状态 下。
本文所述的本发明的若干方面及实施例中的每一者均可单独或相互组合使用。 现在将参考附图来说明优选方面及实施例。


图1是依据本发明的优选实施例所形成的非易失性存储器单元的透视图。 图2是包含多个图1的存储器单元的存储器级的一部分的透视图。 图3是依据'939申请案的存储器单元的透视图。
图4是具有从中穿过而形成的小导电熔断区的介电熔断抗熔丝的平面图。 图5a至5d是电路图，其说明用以预调节、重设、设置及读取被选定存储器单元S
而不千扰邻接半选定单元H与F及未被选定单元U的偏压方案。
图6a至6d是横截面图，其说明依据本发明的优选实施例所形成的单片三维存储器
阵列中的存储器级的形成阶段。
具体实施例方式
在赫尔纳(Herner)等人于2005年5月9日所申请的美国专利申请案第11/125,939号"包括二极管和电阻切换材料的可重写存储器单元"("Rewriteable Memory Cell Comprising a Diode and a Resistance-Switching Material")(下文中的'939申请案且以引 用方式并入本文)；及赫尔纳等人的美国专利申请案第—号"，"(与本申请案同一日期 所申请的—申请案(代理人案号MA-146-1))中揭示了一种包括金属氧化物或氮化物 化合物的电阻切换层的非易失性存储器单元，所述金属氧化物或氮化物化合物包括一种 金属。在优选实施例中，与二极管串联地布置所述电阻切换层。在这两个申请案中，存 储器单元的数据状态是存储于电阻切换层的电阻状态中；g卩，电阻切换层处于低电阻状
态下的存储器单元可对应于数据"0"，而电阻切换层处于高电阻状态下的存储器单元可 对应于数据"1"。
电阻切换材料是金属氧化物或氮化物化合物的层，所述金属氧化物或氮化物化合物 仅包括一种金属。优选金属氧化物或氮化物化合物包括NixOy、 NbxOy、 TixOy、 HfxOy、 AlxOy、 MgxOy、 CoxOy、 CrxOy、 VxOy、 ZnxOy、 ZrxOy、 B,Ny及AlxNy，其中x与y的范 围在0与1之间。实例是化学计量化合物NiO、 Nb205、 Ti02、 Hf02、 A1203、 MgOx、 CoO、 Cr02、 VO、 ZnO、 ZrO、 BN、及A1N，但也可使用非化学计量化合物。以初始稳 定电阻状态(例如高电阻状态)形成这些材料之一的层。可通过施加适当的电脉冲使所 述初始电阻状态变为不同的稳定电阻状态。使电阻切换层从较高电阻重设状态变为较低 电阻设置状态的脉冲是设置脉冲，而使电阻切换层从较低电阻状态变为较高电阻状态的 脉冲是重设脉冲。视需要，此说明也会提及设置电压、设置电流、重设电压或重设电流。
在本发明中，以与电阻切换层串联的方式包含介电熔断抗熔丝。以初始非导电状态 形成介电熔断抗熔丝，阻止电流流动。 一旦施加编程脉冲，抗熔丝的介电材料即经受电 介质崩溃，永久地改变介电熔断抗熔丝并使其变为导电，从而允许增加的电流流动。在 优选实施例中，也以与介电熔断抗熔丝及电阻切换层串联的方式形成二极管。
在本发明中，仅在小的导电熔断区中发生抗熔丝的介电熔断。通过此熔断区使电流 聚集，且此电流聚集是用以集中流经穿过电阻切换层的窄切换路径的电流，使得此层的 电阻的切换更加可控制。优选在工厂中在预调节步骤中在每一单元中熔断介电熔断抗熔 丝，以准备好存储器以便使用。
图l绘示依据本发明的优选实施例的存储器单元。柱300包括垂直定位二极管30、 电阻切换层118及介电熔断抗熔丝117，其是以串联方式设置在底部导体200与顶部导 体400之间。大多数实施例将包括额外层，用作势垒层、黏合层等等，如下所述。
图l是非易失性存储器单元的一个实例，其包含电阻切换元件，其包含电阻切换 金属氧化物或氮化物化合物的层，所述金属氧化物或氮化物化合物仅包括一种金属；及介电熔断抗熔丝。也可包括二极管，二极管、电阻切换元件及抗熔丝是以电性串联方式 布置。这些元件可设置在顶部与底部导体之间。
在优选实施例中，所述二极管是半导体结二极管。半导体结二极管是具有以下特性 的半导体装置沿一个方向比沿另一方向更容易传导电流、具有两个端子电极且由一个 电极处为p型且另一电极处为n型的半导电材料制成。实例是p-n二极管、p-i-n二极管 及齐纳二极管。在替代实施例中，所述二极管可为肖特基势垒二极管，或具有半导体特 性的金属氧化物(例如NiO用作p型区且Ti02用作n型区)的二极管。
图2绘示此类存储器单元的存储器级，其可通过形成多个大致共面的底部导体200、 柱300及顶部导体400而形成。此存储器级可由衬底(例如半导体晶片衬底，如单晶硅 晶片或绝缘体上硅晶片)上沉积的层形成。
可堆栈二、三、四或更多此类存储器级以形成单片三维存储器阵列。单片三维存储 器阵列当中会有多个存储器级在无任何中间衬底的情况下在单个衬底(例如晶片)上形 成。形成一个存储器级的所述层直接在现存存储器级的层上沉积或生长。相反，堆栈式 存储器如同于李迪(Leedy)的美国专利第5,915,167号"三维结构存储器"("Three Dimensional Structure Memory")中所述，通过在分离衬底上形成存储器级并在每一存储 器级的顶上黏附另一存储器级而构造。可在接合之前对所述衬底加以薄化或从存储器级 移除衬底，但由于所述存储器级最初是形成在分离衬底上，所以此类存储器并不是真正 的单片三维存储器阵列。
形成在衬底上的单片三维存储器阵列包含至少一按第一高度形成在衬底上的第一 存储器级及一按不同于所述第一高度的第二高度形成的第二存储器级。在此多级阵列中 可在衬底上形成三、四、八乃至任何数目的存储器级。
在以下专利中说明单片三维存储器阵列约翰逊(Johnson)等人的美国专利第 6,034,882号"垂直堆栈现场可编程非易失性存储器及制造方法"("Vertically stacked field programmable nonvolatile memory and method of fabrication");禾斗纳尔(Knall)等人 的美国专利第6,420,215号"三维存储器阵列及制造方法"("Three Dimensional Memory Array and Method of Fabrication");及赫尔纳(Herner)等人的美国专利第6,952,030号 "高密度三维存储器单元"("High-density three-dimensional memory cell"),将戶/f述专利 全部以引用方式并入本文。
如先前所述，用于电阻切换层的优选材料包括NixOy、 NbxOy、 TixOy、 HfxOy、 AlxOy、 MgxOy、 CoxOy、 CrxOy、 VxOy、 ZnxOy、 ZrxOy、 BxNy及AlxNy。为简单起见，此论述将 说明使用氧化镍作为电阻切换金属氧化物或氮化物化合物所形成的存储器单元。应明白，也可使用任何其它指定材料。应进一步明白，在此论述中，"氧化镍"指镍的化学 计量及非化学计量氧化物。
一般而言，以高电阻状态形成氧化镍层。 一旦施加设置脉冲，所述氧化镍即转换为 低电阻状态。转向图3,在不具有介电熔断抗瑢丝的存储器单元中，当在顶部导体400 与底部导体200之间施加设置电压且电流流经二极管30时，氧化镍层118从其初始高 电阻状态转换为较低电阻状态。在'939申请案中说明此存储器单元。
设置及重设脉冲需要精细控制。从设置状态切换回至较高电阻重设状态需要横跨电 阻切换层建立重设电压。参考图3，如果氧化镍层118的设置状态是极低电阻，允许高 电流流动，则可能很难建立足以使氧化镍层118重设回较高电阻状态的电压。
参考图1，在本发明中，介电熔断抗熔丝117是由介电材料形成；例如，此抗熔丝 可为单层生长或沉积的二氧化硅或某一其它生长或沉积的电介质。施加足以引起电介质 崩溃的电压而形成穿过抗熔丝的低电阻熔断区。参考图4，此熔断区42的面积比抗熔丝 40本身的面积小得多；其直径可为(例如)大约2至5nm。
参考图1，当介电熔断抗熔丝117与氧化镍层U8邻接时，透过极窄熔断区集中电 流，形成穿过氧化镍层118的比较窄的切换区。可在氧化镍层与抗熔丝之间插入薄导电 势垒层(未图示)。如果所述势垒层足够薄(优选比电阻切换层薄)且是由相对较高电 阻材料(优选具有可与电阻切换材料的高电阻状态相比较的电阻)形成，则将透过势垒 层传送电流聚集效应。
此电流聚集建立穿过窄切换区的较高的观察到的电阻。电阻切换层118中的此切换 区的较高电阻有助于控制设置及重设状态。与不具有抗熔丝层117的类似单元相比较， 在本发明中，电流路径在相同电压下是较高电阻，允许较低电流，从而允许较低功率。 可很容易设置及重设电阻切换层的电阻状态，有助于获得稳固的可重写存储器单元。
为将最大功率输送至单元，编程期间所编程的单元的电阻应与驱动被选定单元的字 线及位线的电路的电阻和大约相同。当通过横跨介电层的电介质崩溃而以电性方式形成 低电阻熔断区时，介电区最初为高电阻，之后电阻随着熔断区形成而下降。随着熔断区 的电阻接近电路的电阻，熔断区开始冷却，且尺寸将不再增加。因此，熔断区的形成机 制倾向于使熔断区的电阻与驱动电路的电阻大约相同。接着，在随后的编程事件中，熔 断区提供用以将可预测功率级输送至单元的构件。如所属领域的技术人员将众所周知 的，在编程期间可有利地使用常规电流限制器电路来控制驱动器的有效电阻。
在特征尺寸的范围为大约.l微米下至大约lOnm的存储器中(如同在本发明的大多 数优选实施例中)，未熔断抗熔丝的初始电阻会非常高，在大约10兆欧与大约1000兆欧之间。电介质崩溃之后，熔断区的电阻将在大约IO千欧与大约1兆欧之间。
本发明允许对设置及重设状态的改良控制；因此，在某些实施例中，对于氧化镍(或 其它电阻切换材料)，将可重复实现两个以上可很容易检测的稳定电阻状态。在与本申
请案同一日期所申请的_申请案(代理人案号MA-146-1)中说明用以设置及重设为
多个电阻级的有利方法。
适合用于依据本发明所形成的三维存储器阵列中的电路结构及方法是在斯切艾林 (Scheuerlein)于2003年3月31日所申请的美国专利申请案第10/403,844号"用于三维 存储器阵列的具有多层字线区段的字线布置"("Word Line Arrangement Having Multi-Layer Word Line Segments for Three-Dimensional Memory Array") 中进行说明，所 述申请案是让渡给本发明的受让人且以引用方式并入本文。此布置的有益要素包括使用 共同字线驱动器及极长位线，其可减少内务操作电路(overhead circuitry)。
斯切艾林(Scheuerlein)的美国专利申请案第11/040,262号"用于可靠写入的用于 偏压相变存储器阵列的结构和方法"("Structure and Method for Biasing Phase Change Memory Array for Reliable Writing")说明一种可有利地用于依据本发明所形成的阵列中 的偏压方案。此申请案的偏压方案可确保横跨未被选定与半选定单元的电压不足以造成 所述单元的无意的转换，且允许对输送至待编程单元的功率进行精确控制。如果要了解 更多有用教示，可参阅斯切艾林(Scheuerlein)的美国专利第6,618,295号"用于在写入 存储器阵列时偏压选定和未选定阵列线的方法和设备"("Method and Apparatus for Biasing Selected and Unselected Array Lines When Writing a Memory Array")。
应记得，为存储器阵列内的每一抗熔丝施加预调节脉冲以建立熔断区，以便使装置 作好用作存储器单元的准备。图5a说明一有利的偏压方案，其是用以在待对每一单元 执行的预调节步骤中熔断被选定单元的抗熔丝。所属领域的技术人员应明白，此实例及 以下实例中所供应的电压可视单元结构的许多细节而变化。
参考图l及5a至5d，在一优选实施例中，二极管'30具有邻接切换材料118及抗熔 丝层117的p型材料以及邻接底部导体200 (其是字线)的n型材料。图1的存储器单 元可形成于存储器阵列(如图2所示)中，因此，字线200是许多字线之一，而作为位 线的顶部导体400是许多位线之一。应进一步明白，为简单起见，图5a至5d未描绘抗 熔丝。
参考图5a,待经受抗熔丝熔断的单元是被选定字线W,与被选定位线B,的交叉点处 的被选定单元S。在此实例中，将位线B,设置为相对较高的预调节电压Vp(例如10v)， 而将字线W,设置为接地。此横跨存储器单元S的电压足以熔断抗熔丝、使二极管的高电阻多晶硅转换为低电阻状态以及将氧化镍电阻切换层置于低电阻设置状态下。为避免 干扰相邻单元的存储器状态，将未被选定字线Wo与\￥2设置为VP-Vd伏特，其中Vd是 二极管的接通电压。低于二极管的接通电压时，二极管允许少量或不允许电流流动，而 当高于接通电压时，允许高得多的电流流动。将所有未被选定位线(例如位线Bo与B2) 均设置为Vo。因此，与被选定单元S共享字线W,的半选定单元H经受正电压VD。与 被选定单元S共享位线B,的半选定单元F经受正电压VP- (Vp-VD) =Vd。既不与被选 定单元S共享字线W,也不与其共享位线B,的未被选定单元U经受电压VD- (VP-VD) 或负电压VP-2VD。
例如，假设Vp是10伏特且Vd是0.8伏特。将未被选定字线Wo与\￥2设置为9.2 伏特且将未被选定位线Bd与B2设置为0.8伏特。被选定单元S经受10伏特，半选定单 元H与F经受0.8伏特，而未被选定单元U经受-8.4伏特的电压。
转向图5b，为了在抗熔丝熔断之后重设电阻切换层，将被选定位线Bi设置为重设 电压VR，例如在大约2与大约4伏特之间。对于横跨被选定单元S的VR伏特的电压，
被选定字线Wi同样是接地。将未被选定字线Wo与\￥2设置为vr-vd且将未被选定位线
Bo与B2设置为Vo。因此，被选定单元S经受VR，半选定单元H与F经受电压Vd，而 将电压Vo- (VR-VD)施加给未被选定单元U。
例如，假没Vr是3伏特且Vd是0.8伏特。被选定位线B,是处于3伏特下，而被选 定字线W。是接地。未被选定字线Wo与\￥2是2.2伏特，而未被选定位线Bo与B2是0.8 伏特。因此，横跨被选定单元S的电压为3伏特，横跨半选定单元H与F的电压为0.8 伏特，而横跨未被选定单元U的电压为-1.4v。
转向图5c，在随后的设置操作中，为设置电阻切换层，将被选定位线81设置为设 置电压Vs，例如在大约4.1与大约7伏特之间。对于横跨被选定单元S的Vs伏特的电 压，被选定字线W,同样是接地。将未被选定字线Wo与\￥2设置为Vs-Vd且将未被逸定 位线Bq与B2设置为Vd。因此，横跨被选定单元S的电压是Vs，半选定单元H与F经 受电压Vo，而将电压Vo- (Vs-Vd)施加给未被选定单元U。
例如，假设Vs是6伏特且Vd是0.8伏特。被选定位线B,是处于6伏特下，而被选 定字线Wi是接地。未被选定字线Wo与\￥2是处于5.2伏特下，而未被选定位线Bo与 B2是处于0.8伏特下。因此，横跨被选定单元S的电压为6伏特，横跨半选定单元H与 F的电压为0.8伏特，而横跨未被选定单元U的电压为-4.4伏特。
参考图5d,为读取被选定单元S，应横跨被选定单元S施加读取电压VRD。读取电 压vrd是，例如，在大约1.5与大约1.9伏特之间。对于横跨被选定单元S的vrd伏特的电压，将被选定位线B,设置为VRD,而被选定字线W,同样是接地。将未被选定字线 Wo与\￥2设置为V^且将未被选定位线Bo与B2设置为VD。因此，半选定单元H经受
VD的电压，而将VD-VKD的电压施加给未被选定单元U。半选定单元F经受大约零的偏
压以确保被选定单元S的准确感测。
例如，假设Vrd是1.8伏特且Vd是0.8伏特。被选定位线B,是处于1.8伏特下，而 被选定字线Wi是接地。未被选定字线Wq与\￥2是处于1.8伏特下，而未被选定位线Bo 与B2是处于0.8伏特下。因此，横跨被选定单元S的电压为1.8伏特，横跨半选定单元 H的电压为0.8伏特，横跨未被选定单元U的电压为-1.0伏特，而横跨半选定单元F的 电压大约为零伏特。
总而言之，为了编程存储器单元，在完成存储器单元的制造之后，施加预调节脉冲， 其中所述预调节脉冲是用以熔断介电熔断抗熔丝，形成穿过介电熔断抗熔丝的低电阻熔 断区，且其中所述预调节脉冲是用以在所述电阻切换金属氧化物或氮化物化合物的层中 形成电阻切换区，改变电阻切换区的电阻状态。预调节脉冲之后，切换区是处于低电阻 状态下，然后施加第一重设脉冲以将切换区置于高电阻重设状态下。
可进一步编程所述单元第一重设脉冲之后，可施加第一编程设置脉冲以将切换区 置于编程设置状态下，其中在切换区的电阻状态中存储存储器单元的第一数据状态。也
可用新的值来编程所述单元，或将所述单元擦除第一编程设置脉冲之后，可施加第一
编程重设脉冲以将切换区置于编程重设状态下，其中在切换区的电阻状态中存储存储器 单元的第二数据状态，依此类推。
当存储器单元内不包含抗熔丝层时，已发现，氧化镍层118的重设可能难以用正电 压(即用横跨二极管的正向偏压)来实现。如果氧化镍层118的电阻在设置状态下太低， 则电流可很容易流经氧化镍层118以允许建立足够电压来实现重设。在某些实施例中， 通过使二极管处于负偏压下可更容易实现切换。不过，对于抗熔丝层117且通过仅在氧 化镍层118的窄切换中执行电阻切换，可限制流经氧化镍层的电流，从而有助于重设。 预期在本发明中，通过使二极管处于正向偏压下将很容易实现重设。
因此，可将每一单元编程为一不同的存储器状态。例如，依据本发明所形成的阵列 可包含第一存储器单元，其中熔断所述第一存储器单元的第一介电熔断抗熔丝，且其 中所述第一存储器单元的第一电阻切换存储器元件是处于低电阻状态下；及第二存储器 单元，其中熔断所述第二存储器单元的第二介电熔断抗熔丝，且其中所述第二存储器单 元的第二电阻切换存储器元件是处于高电阻状态下。所述第二存储器元件的电阻可比所 述第一存储器元件的电阻高至少三倍。如上所述，抗熔丝所提供的增加的控制度使得更容易实现两个以上数据状态。因此， 依据本发明所形成的阵列可包括第一存储器单元，其中熔断所述第一存储器单元的第 一介电熔断抗熔丝，且其中所述第一存储器单元的第一电阻切换存储器元件是处于第一 电阻状态下；第二存储器单元，其中熔断所述第二存储器单元的第二介电熔断抗熔丝， 且其中所述第二存储器单元的第二电阻切换存储器元件是处于不同于所述第一电阻状 态的第二电阻状态下；及第三存储器单元，其中熔断所述第三存储器单元的第三介电熔 断抗熔丝，且其中所述第三存储器单元的第三电阻切换存储器元件是处于不同于所述第 一电阻状态及所述第二电阻状态的第三电阻状态下，其中第一、第二及第三电阻状态的 不同是可检测的，且所述第一、第二及第三电阻状态对应于第一、第二及第三数据状态。
将提供依据本发明实施例的形成优选存储器单元的有利方法的详细实例。为了清晰 及完整起见提供此实例，但不希望此实例是限制性的，所属领域的技术人员应明白，可 使用许多其它方法来形成属于本发明的范畴的结构及装置。
一种用于制造密集非易失性单次可编程存储器阵列(其可很容易制造(的有利方法 是在赫尔纳(Herner)等人的美国申请案第10/326,470号(下文中的'470申请案)中进 行说明，由于已自动放弃，因而将所述申请案以引用方式并入本文。在以下申请案中说 明相关存储器阵列以及其使用及制造方法赫尔纳(Herner)等人于2004年9月29日 所申请的美国专利申请案第10/955,549号"不带介电抗熔丝的具有高和低阻抗状态的非 易失性存储器单元"("Nonvolatile Memory Cell Without a Dielectric Antifuse Having High-and Low-Impedance States")(下文中的'549申请案);及赫尔纳(Herner)等人于 2004年12月17日所申请的美国专利申请案第11/015,824号"包括降低高度的垂直二极 管的非易失性存储器单元"("Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode")(下文中的'824申请案)；将所述申请案全部以引用方式并入本文。这些 已并入的申请案中所教示的方法将在制造依据本发明的存储器阵列时有用。为避免与本 发明混淆，将来自已并入专利及申请案的许多细节省略。不过，应明白，并不意欲将来 自这些专利及申请案的教示排除在外。
制造
将提供制造依据本发明优选实施例所形成的单片三维存储器阵列的详细实例。为清 晰起见，将包括许多细节(包括步骤、材料及工艺条件)。应明白，此实例是非限制性 的，且可对这些细节进行修改、省略或增加，而结果仍属于本发明的范畴。
转向图6a，存储器的形成以衬底100开始。此衬底100可为此项技术中已知的任何 半导电衬底，例如单晶硅、IV-IV化合物(像硅锗或硅锗碳)、III-V化合物、II-VII化合物、此类衬底上的外延层或任何其它半导电材料。所述衬底可包括其中所制造的集成电 路。
在衬底IOO上形成绝缘层102。所述绝缘层102可为氧化硅、氮化硅、高介电薄膜、 Si-C-O-H薄膜或任何其它合适的绝缘材料。
在衬底100及绝缘体102上形成第一导体200。可在绝缘层102与导电层106之间 包含黏合层104。用于黏合层104的优选材料是氮化钛，不过也可使用其它材料，或可 省略此层。可通过任何常规方法(例如通过溅镀)来沉积黏合层104。
黏合层104的厚度的范围可为大约20至大约500埃，且优选地在大约100与大约 400埃之间，最优选为大约200埃。应注意，在此论述中，"厚度"将表示沿垂直于衬底 100的方向所测量的垂直厚度。
下一待沉积的层是导电层106。导电层106可包含此项技术中已知的任何导电材料， 例如掺杂半导体、金属(例如钨)或导电金属硅化物；在优选实施例中，导电层106是 钨。
将形成导体轨道的所有层一旦沉积，即将使用任何合适的掩蔽及蚀刻工艺来图案化 及蚀刻所述层以形成大致平行大致共面的导体200，如图6a的横截面所示。在一个实施 例中，沉积光致抗蚀剂、通过光刻加以图案化并蚀刻所述层，然后使用标准工艺技术(例 如在含氧等离子体中的"灰化")移除光致抗蚀剂，并在常规液体溶剂(例如通过EKC 所配制的溶剂)中剥离蚀刻期间所形成的其余聚合物。
接着，在导体轨道200上及其间沉积介电材料108。介电材料108可为任何已知的 电绝缘材料，例如氧化硅、氮化硅或氮氧化硅。在优选实施例中，将氧化硅用作介电材 料108。可使用任何已知工艺(例如化学气相沉积(CVD)，或例如高密度等离子体化学 气相沉积(HDPCVD))来沉积氧化硅。
最后，移除导体轨道200顶部上多余的介电材料108，暴露通过介电材料108而分 离的导体轨道200的顶部，且留下大致平坦的表面109。图6a绘示所得结构。此移除溢 出电介质以形成平坦表面109可通过此项技术中己知的任何工艺(例如回蚀或化学机械 抛光(CMP))来执行。例如，可有利地使用拉古拉迈(Raghuram)等人于2004年6月 30日所申请的美国申请案第10/883417号"用以暴露图案化的特征的非选择性不图案化 回蚀"("Nonselective Unpatterned Etchback to Expose Buried Patterned Features")中所 说明的回蚀技术，将所述申请案以引用方式全文并入本文。
或者，可通过镶嵌工艺来形成导体轨道，在所述镶嵌工艺中，沉积氧化物，在氧化 物中蚀刻沟槽，然后用导电材料填充所述沟槽以形成导体轨道。接着，转向图6b，将在巳完成的导体轨道200上形成垂直柱。(为节省空间，在图 6b及随后图式中省略衬底100;将假设存在衬底100。)在优选实施例中，在平坦表面 109上沉积势垒层110 (其优选由氮化钛形成)以防止导电层106的钨接触待沉积的二 极管中的硅而随后形成硅化钨(其可能使二极管受损)。
沉积将图案化为柱的半导体材料。所述半导体材料可为(例如)硅、锗、或硅及/ 或锗的合金。或者，可使用半导体金属氧化物，例如作为p型半导体的氧化镍或作为n 型半导体的氧化钛。本实例将说明使用硅的情形，不过，应明白，也可使用其它材料。
在优选实施例中，所述半导体柱包含结二极管，所述结二极管包含第一导电类型的 底部重掺杂区及第二导电类型的顶部重掺杂区。顶部与底部区之间的中间区是第一或第 二导电类型的本征或轻掺杂区。
在此实例中，底部重掺杂区112是重掺杂n型硅。在最优选的实施例中，沉积重掺 杂区112且通过任何常规方法(优选通过原位掺杂)采用n型掺杂剂(例如磷)进行掺 杂。此层优选在大约200与大约800埃之间。
接着沉积将形成二极管的其余部分的硅。在某些实施例中，随后的平坦化步骤将移 除某些硅，因此要沉积额外厚度的硅。如果使用常规CMP方法来执行平坦化步骤，则 可能会损失大约800埃的厚度(这是平均值；所述数量会横跨晶片而变化。视CMP期 间所使用的浆及方法而定，所述硅损失可能更多或更少。)如果通过回蚀方法执行平坦 化步骤，则仅可移除大约400埃或更少的硅。视欲使用的平坦化方法以及所需最后厚度 而定，通过任何常规方法来沉积在大约800与大约4000埃之间的未掺杂硅；优选在大 约1500与大约2500埃之间；最优选在大约1800与大约2200埃之间。也可视需要轻掺 杂硅。
将图案化并蚀刻刚刚沉积的硅以形成柱300。柱300应具有与下面的导体200大约 相同的间距及大约相同的宽度，以便在导体200顶部上形成每一柱300。可容许某种程 度的不对齐。
可使用任何合适的掩蔽及蚀刻工艺来形成柱300。例如，可沉积光致抗蚀剂，使用 标准光刻技术加以图案化，并加以蚀刻，然后移除光致抗蚀剂。或者，可在半导体层堆 栈的顶部上形成某一其它材料(例如二氧化硅)的硬掩模，底部抗反射涂层(BARC) 在顶部上，然后加以图案化及蚀刻。同样，可将介电抗反射涂层(DARC)用作硬掩模。
陈(Chen)于2003年12月5日所申请的美国申请案第10/728436号"具有使用交 替相移的内部非印刷窗的光掩模特征"("Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting");或陈(Chen)于2004年4月1日所申请的美国申请案第10/815312号"具有无边框的非印刷相移窗的光掩模特征"("Photomask Features with Chromeless Nonprinting Phase Shifting Window")中所述的光亥U技术可有禾!J 地用以执行依据本发明的存储器阵列的形成中所使用的任何光刻步骤，所述两个申请案 均归本发明的受让人所有且以引用方式并入本文。
在柱300上及其间沉积介电材料108,从而填充柱之间的间隙。介电材料108可为 任何已知的电绝缘材料，例如二氧化硅。
接着，移除柱300顶部上的介电材料，从而暴露通过介电材料108而分离的柱300 的顶部，且留下大致平坦的表面。可通过此项技术中已知的任何工艺(例如CMP或回 蚀)来执行此溢出电介质的移除及平坦化。例如，可使用拉古拉迈(Raghuram)等人的 申请案中所述的回蚀技术。
在优选实施例中，通过用p型掺杂剂(例如硼或BF2)实施离子植入而在此点处形 成重掺杂顶部区116。图6b中绘示所得结构。本文所述的二极管具有底部n型区112与 顶部p型区116。如果优选，则也可反转导电类型。如有需要，可在一个存储器级中使 用底部上具有n区的p-i-n 二极管，而在另一存储器级中使用底部上具有p型区的p-i-n 二极管。
总而言之，通过包含以下步骤的方法形成二极管沉积硅、锗或者硅或锗的合金的 半导体层堆栈；及图案化并蚀刻所述层堆栈以形成垂直定位的柱。用电介质填充二极管 之间的间隙并移除溢出电介质。
参考图6c，接着形成介电熔断抗熔丝117。在优选实施例中，抗熔丝117是介电材 料(例如氧化硅、氮化硅或氮氧化硅，优选为二氧化硅)的层。例如，可通过硅层116 的氧化来生长二氧化硅层。 一般而言，生长(通过氧化，例如通过消耗下伏层中的某些 硅)而非沉积而成的氧化物会较密集，具有较少缺陷且质量高于可比的沉积电介质。在 某些实施例中，具有高K值的电介质(例如SisN4或A1203)可能优选。
接着，可沉积导电势垒材料(例如氮化钛、金属或某一其它适当材料)的可选层121。 层121的厚度可在大约25与大约200埃之间，优选为大约50埃。在优选实施例中，层 121是不施加自偏压情况下通过氮化钛的离子化金属等离子体沉积所形成的高电阻低密 度氮化钛，如赫尔纳(Herner)于2003年6月30日所申请的美国专利第6,956,278号"用 作与低泄漏介电层的接触件的低密度、高电阻氮化钛层"("Low-Density, High-Resistivity Titanium Nitride Layer for Use as a Contact for Low-Leakage Dielectric Layers")中所述，且将所述专利以引用方式并入本文。例如，此氮化钕的电阻可大于大 约300微欧-cm且其密度可小于大约4.25克/立方厘米。在某些实施例中，可省略层121。在势垒层121上沉积金属氧化物或氮化物电阻切换材料的层118，或如果省略势垒 层121，则直接在抗熔丝117上沉积此层。层118的厚度优选是在大约50与大约4O0埃 之间。层118可为先前所述的材料中的任一材料，且优选由仅包含一种金属(其展现电 阻切换行为)的金属氧化物或氮化物形成；优选为选自由以下各材料组成的群的材料 NixOy、 NbxOy、 TixOy、 HfxOy、 AlxOy、 MgxOy、 CoxOy、 CrxOy、 VxOy、 ZnxOy、 ZrxOy、 BxNy及ALNy。为简单起见，此论述将说明层118中使用氧化镍的情形。不过，应明白，
也可使用所述其它材料中的任一材料。
如赫尔纳(Herner)等人于2005年11月23日所申请的美国专利申请案第11/287,452 号"具有添加金属的可逆电阻切换金属氧化物或氮化物层""Reversible Resistivity-Switching Metal Oxide or Nitride Layer with added Meta"(将所述申请案以弓l 用方式并入本文)中所述，向电阻切换金属氧化物或氮化物化合物添加金属可有效减小 在稳定电阻状态间切换金属氧化物或氮化物化合物的电阻切换层所需要的设置及重设 电压。在某些实施例中，可向层118的金属氧化物或氮化物化合物添加金属。优选金属 包括钴、铝、镓、铟、镍、铌、锆、钛、铪、钽、镁、铬、钒、硼、钇及镧。优选地， 金属添加剂是在金属氧化物或氮化物化合物的层中的金属原子的大约百分之0.01与大 约百分之5之间。
最后，在优选实施例中，在氧化镍层118上沉积势垒层123。层123优选为氮化钛， 不过，也可使用某一其它适当导电势垒材料。在某些实施例中，可省略层123。
图案化并蚀刻层123、 118及121以形成短柱，理想情况下直接在先前图案化及蚀 刻步骤中所形成的柱300的顶部上形成短柱。可能会出现某种程度的不对齐，如图6c 所示，且可容许所述不对齐。用以图案化柱300的光掩模可在此图案化步骤中重复使用。
在替代实施例中，可在二极管层112、 114及116之前(因而在其下方)形成势垒 层121、氧化镍层118及可选势垒层123，且可在相同图案化步骤或单独图案化步骤中 加以图案化。在此情况下，在氧化镍层118与所述二极管层之间形成抗熔丝层117。
在己蚀刻短柱(包括层123、 118及121)上及其间沉积介电材料108，且通过平坦 化步骤(例如通过CMP)移除溢出电介质，从而在己平坦化表面处暴露短柱的顶部层。
接着，转向图6d，沉积导电材料或堆栈以形成顶部导体400。在优选实施例中，接 着沉积氮化钛势垒层120，随后沉积钨层124。可采用与底部导体200相同的方式来图 案化及蚀刻顶部导体400。上覆的第二导体400将优选地沿与第一导体200不同的方向 延伸，优选大致垂直于第一导体200延伸。应在顶部导体400与底部导体200的交叉点 处形成每一柱300。可容许某种程度的不对齐。在导体400上及其间沉积介电材料(未图示)。图6d所示的所得结构是底层或第一层存储器单元。
可在此第一存储器级上形成额外存储器级。在某些实施例中，可在存储器级间共享 导体；即，顶部导体400可用作下一存储器级的底部导体。在其它实施例中，在图6d 的第一存储器级上形成层间电介质，对其表面加以平坦化，且在此已平坦化的层间电介 质上开始构造第二存储器级，不存在共享导体。
退火步骤使硅结晶为多晶硅。可在完成存储器级的制造之后作为单个步骤执行此退 火，或通过热氧化生长抗熔丝所需要的温度可能足以使半导体材料结晶而可能无需单独 退火。
光刻期间使用光掩模来图案化每一层。在每一存储器级中某些层会重复，且用以形 成所述层的光掩模可重复使用。例如，定义图6d的柱300的光掩模可重复用于每一存 储器级。每一光掩模均包括用以使其正确对齐的参考标记。当重复使用光掩模时，第二 或后续使用中所形成的参考标记可能会与相同光掩模的先前使用期间所形成的相同参 考标记有干扰。陈(Chen)等人于2005年3月31日所申请的美国专利申请案第11/097,4% 号"遮蔽重复覆盖和对齐掩模以允许在垂直结构中重复使用光掩模"("Masking of Repeated Overlay and Alignment Marks to Allow Reuse of Photomasks in a Vertical Structure")(其是以引用方式并入本文)说明一种用以避免单片三维存储器阵列(像本 发明的单片三维存储器阵列)形成期间的所述干扰的方法。
在依据本发明的优选实施例的单片三维存储器阵列中，电路适合于多次将每一存储 器单元编程为一、二、三或更多已编程值，并将其擦除。
总而言之，所说明的是一种单片三维存储器阵列的范例，其包含i)第一存储器级， 其是以单片形式形成于衬底上，所述第一存储器级包含a)多个大致平行大致共面的 第一导体；b)所述第一导体上的多个大致平行大致共面的第二导体；及C)第一多个存
储器单元，每一存储器单元包含一介电熔断抗熔丝，所述底部导体之一的一部分，及所 述顶部导体之一的一部分，电阻切换金属氧化物或氮化物化合物的层，其中所述金属氧 化物或氮化物化合物仅包括一种金属，且其中所述介电熔断抗熔丝与所述电阻切换金属 氧化物或氮化物的层是以电性串联方式布置于所述顶部导体的所述部分与所述底部导 体的所述部分之间，及ii)第二存储器级，其是以单片形式形成于所述第一存储器级上。 已说明一种详细制造方法，不过可进行许多变化。电阻切换层可位于二极管上方(如 图l所示)或其下方。电阻切换层可为柱的部分，如图1所示。不过，应记得，电阻切 换将仅在其中有电流流动的窄切换区中发生。如果以相对较高的电阻状态形成电阻切换
材料，则可作为顶部导体或底部导体的部分形成所述电阻切换材料；非切换区的较高电阻将防止邻接单元短路在一起。
抗熔丝可位于(例如)电阻切换层上方或其下方。不过，抗熔丝应非常靠近电阻切 换层；优选与电阻切换层直接邻接或其间仅插入薄势垒层。
如果电阻切换层与二极管均形成于垂直定位的柱中，如图1所示，则电阻切换层与 二极管可在单个图案化步骤或在单独图案化步骤中形成。
在某些实施例中，在极小阵列中，可省略二极管，且存储器单元可仅包括串联在导 体间的电阻切换层与抗熔丝。
可对刚刚说明的选项中的任何选项加以组合。
本文己说明详细制造方法，不过也可使用任何其它形成相同结构的方法，而结果仍 属于本发明的范畴。
以上详细说明仅说明本发明可采用的许多形式中的若干形式。基于此原因，希望此 详细说明属于说明的用途，而非限制的用途。仅希望随附权利要求书(包括其全部等效 内容)定义本发明的范畴。
权利要求
1. 一种非易失性存储器单元，其包含电阻切换元件，其包含电阻切换金属氧化物或氮化物化合物的层，所述金属氧化物或氮化物化合物仅包括一种金属；及介电熔断抗熔丝。
2. 根据权利要求1所述的存储器单元，其进一步包含二极管，其中所述电阻切换元件、 所述介电熔断抗熔丝及所述二极管以电性串联方式布置。
3. 根据权利要求2所述的存储器单元，其中所述二极管是半导体结二极管。
4. 根据权利要求3所述的存储器单元，其中所述二极管包含硅、锗或者硅或锗的合金。
5. 根据权利要求2所述的存储器单元，其中所述二极管是采用柱的形式，且所述二极 管、介电熔断抗熔丝及电阻切换元件是垂直设置在顶部导体与底部导体之间。
6. 根据权利要求5所述的存储器单元，其中所述底部导体、顶部导体、二极管、介电 熔断抗熔丝及电阻切换元件都形成在半导体衬底上。
7. 根据权利要求1所述的存储器单元，其中所述介电熔断抗熔丝包含介电氧化物、氮 化物或氮氧化物层。
8. 根据权利要求7所述的存储器单元，其中所述介电氧化物、氮化物或氮氧化物层是 生长的。
9. 根据权利要求8所述的存储器单元，其中所述生长的介电氧化物、氮化物或氮氧化 物层是二氧化硅层。
10. 根据权利要求1所述的存储器单元，其中所述电阻切换金属氧化物或氮化物是选自 由下列各物组成的群NixOy、 NbxOy、 TixOy、 HfxOy、 AlxOy、 MgxOy、 CoxOy、 CrxOy、 VxOy、 ZnxOy、 ZrxOy、 BxNy_SAlxNy。
11. 根据权利要求IO所述的存储器单元，其中所述电阻切换金属氧化物或氮化物化合 物的层包括金属添加剂，其中所述金属添加剂是在所述金属氧化物或氮化物化合物 的层中的金属原子的大约百分之0.01与大约百分之5之间。
12. —种用于编程非易失性存储器单元的方法，其中所述单元包含介电熔断抗熔丝及电 阻切换存储器元件，所述电阻切换存储器元件包含电阻切换金属氧化物或氮化物化 合物的层，所述金属氧化物或氮化物化合物仅包括一种金属，所述方法包含施加预调节脉冲，其中所述预调节脉冲是用以熔断所述介电熔断抗熔丝，形成穿 过所述介电熔断抗熔丝的低电阻熔断区，且其中所述预调节脉冲是用以在所述电阻 切换金属氧化物或氮化物化合物的层中形成切换区，将所述切换区置于低电阻设置 状态下。
13. 根据权利要求12所述的方法，其进一步包含在施加所述预调节脉冲之后，施加第 一重设脉冲以将所述切换区置于高电阻重设状态下。
14. 根据权利要求13所述的方法，其进一步包含在施加所述第一重设脉冲之后，施加 第一编程设置脉冲以将所述切换区置于编程设置状态下，其中在所述切换区的电阻 状态中存储所述存储器单元的第一数据状态。
15. 根据权利要求12所述的方法，其进一步包含在施加所述第一编程设置脉冲之后， 施加第一编程重设脉冲以将所述切换区置于编程重设状态下，其中在所述切换区的 所述电阻状态中存储所述存储器单元的第二数据状态。
全文摘要
本发明揭示一种存储器单元，所述存储器单元包含以电性串联方式布置的介电熔断抗熔丝与电阻切换材料层，其中所述电阻切换材料是金属氧化物或氮化物化合物，所述化合物仅包括一种金属。在预调节步骤中熔断所述介电熔断抗熔丝，形成穿过所述抗熔丝的熔断区。所述熔断区提供窄导电路径，用以限制流向所述电阻切换材料的电流，且改善所述电阻切换层在较高与较低电阻状态间切换时的控制。
文档编号G11C13/00GK101416252SQ200780012107
公开日2009年4月22日 申请日期2007年3月22日 优先权日2006年3月31日
发明者罗伊·朔伊尔莱因 申请人:桑迪士克3D公司