格式化/测试通用序列总线装置的方法

专利名称：：格式化/测试通用序列总线装置的方法
技术领域：
：本发明涉及的是一种电子数据快闪卡，特别涉及的是是一种用在于制造期间测试USB电子数据快闪卡的系统与方法。
背景技术：
：机密数据文件常储存在软磁盘驱动器(fl叩pydisk)，或者是通过需要密码或使用加密编码以确保安全的网络来传送，且机密数据文件在传送过程中会通过加入安全图章(safetyseal)与水印(watermark)来发送。然，一旦密码、加密编码、安全图章与印记遭破解，则机密数据文件与文件就暴露在危险之中，而造成无权限者可使用此机密信息。因为闪存技术变得还加先进，所以对于行动系统(mobilesystem)而言，闪存正逐渐取代传统作为储存媒介的磁盘驱动器。闪存相对于软磁盘驱动器或磁性硬盘具有显着的优势，例如具有高G冲震阻力与低功率消耗。由于闪存的体积小，故对于行动系统也还有传导性。于是，因其与可携式(行动)系统的兼容性和低功率特色，闪存的趋势已经逐渐成长。USB电子数据快闪卡(flashcard)是可携带性与低功率的装置，其利用通用序列总线(USB)技术，作为计算机主机和快闪卡的闪存装置的接口，且USB电子数据快闪卡具有多种形式，例如笔式驱动储存装置、MP3播放器、数字相机。在每一个例子中，USB电子数据快闪记忆卡一般包括一闪存装置，一处理器与USB接口电路。由于USB电子数据快闪卡快速的流行，USB电子数据记忆卡(或USB快闪卡)的制造量持续成长。随着增加制造量，制造业所面临的问题是在装运到终端使用者的前，如何有效与可靠地测试USB快闪卡。为了低成本、兼容性与可靠度的因素，现有的测试方法是利用一个人计算机(PC)去测试USB快闪卡(即最终端使用者一般是使用USB快闪卡与PC相连，在购买后将能够快速、可靠地使用USB快闪卡)。这种现有使用PC的测试方法所具有的问题是一般的PCwindowTM(或MACTM)操作系统一次只有支持一些USB装置，且对于操作系统来侦测与测试USB快闪卡，需要大量的时间用手插设每一USB快闪卡，然后用手拔除每一USB快闪卡。因此，现有的测试方法无法跟上制造产量的增加。有鉴于此，是有需要一种大量测试方法，以满足对于USB电子数据快闪卡需求增加的需要。
发明内容本发明的主要是在提供一种电子数据快闪卡，其包括一闪存装置，一可选配的指紋传感器，一输入/输出接口电路，与一处理器。电子数据快闪卡适合受一主机计算机所使用，例如个人计算机、笔记型计算机或其它电子主机装置。由于电子数据快闪卡较容易携带且耐用，个人数据能以加密的方式储存在闪存装置内，故就可如利用与卡本体结合的指紋传感器，让只有指紋吻合者才能使用记忆卡，确保非权限者无法使用记忆卡。本发明也对基于通用序列总线(USB-based)的电子数据快闪卡(USB装置)，提供一种大量测试/格式化过程，以满足电子数据快闪卡(USB装置)日益增加的需求。本发明提供USB装置的大量测试/格式化的方法与系统，利用一测试主机同时耦接至多头的USB装置(例如一具有多插槽的卡片阅读机或一探针卡具)，从每一USB装置读取一控制器端点值，且利用一已知良好值确认此控制器端点值，然后，对每个USB装置进行格式化，以"管线"方式对每个USB装置写入预定的数据。USB装置之后被读取出来以进行测试，测试这些预定数据。在一实施例中，测试主机利用特定的USB驱动器在侦测到多数USB装置时，会阻止标准USB注册程序。本发明在测试/格式化前，忽略现有的USB注册程序与确认控制器端点值，通过删除耗时且不必要的注册过程以助在有效且大量测试/格式化USB装置。此外，本发明以，，管线"方式将数据写入USB装置中，是助在大量测试/格式化USB装置，大大地减少生产时间。根据本发明的一方面，修改每个USB装置，将所选定的句柄与启动码数据、装置信息与组态信息储存在闪存装置上，以减小控制器ROM的尺寸。因为现有的USB注册过程需要使用很多这种句柄、启动码、装置信息、组态信息(因为现有的USB注册过程假定这种码与信息是从控制器ROM中取得)，所以忽略现有USB注册过程是提供避免系统失败或长久延迟的功能，因当未格式化的USB装置(具空白闪存装置)耦接测试主机系统，主机系统会等待这句柄、启动码与信息。根据本发明的另一方面，测试/格式化过程的目的是包括检查所有的芯片是否正确的被焊接、目前消耗程度是否符合规格、每个组件装置(例如控制器与闪存装置)与测试主机实施的测试/格式化是否兼容。格式化过程提供下载正确的控制器操作所需的所有进入点数值、抹除闪存、建立剩余的不良区块清单(bad—block—list)档案以便于日后不良区块管理，并提供助在OS辨识的低阶格式化。根据本发明的一实施例，在测试/格式化过程的初始阶段所读取的控制器端点值是包括一组态描述符值、一大量储存类别码值与一产品辨识值。当从每个USB装置所读取的控制器端点值是与储存在测试主机的良好数值匹配时，则显示在测试主机监视器上的旗标会表示成功状态(例如旗标从红色变成绿色)。根据本发明的另一实施例，测试/格式化过程包括将扫瞄不良区块数据的一个或多个储存在闪存装置内，确认每个闪存装置所储备的储存容量和一预定大小是否相等(例如整个内存容量的特定比例)，至少两份不良区块数据副本写入至闪存装置中，句柄与/或启动码写入至闪存装置中，所提供的客户数据写入至闪存装置中，以及还新序号、日期码、产品版本码值写入至闪存装置中。图1(A)为根据本发明的一实施例，显示电子数据快闪卡与主机系统的方块图1(B)为根据本发明的另一实施例，显示电子数据快闪卡与主机系统的方块图1(C)为本发明的另一实施例，显示电子数据快闪卡与主机系统的方块图1(D)为本发明的另一实施例，显示电子数据快闪卡与主机系统的方块图2为根据本发明的一实施例，显示USB装置的高容量制造的方法流程图；图3(A)为根据本发明的一实施例，显示表面贴装技术面板示意图；图3(B)为显示从第3(A)图面板分离的印刷电路板装置的平面示意图；图3(C)为本发明封装后，显示图3(B)印刷电路板装置的平面示意图；图4(A)与图4(B)为根据本发明另一实施例，显示所使用的测试主机的筒化透视图5(A)与图5(B)为分别显示现有和创新的测试与格式化USB装置的简化流程图6为根据本发明的一实施例，显示测试与格式化USB装置的简化方法流程图6(A)、图6(B)、图6(C)、图6(D)与图6(E)图为流程图，进一步显示图6测试与格式化方法；图7为根据本发明的一实施例，显示所产生的USB装置示意图8为根据本发明的一实施例，显示用在USB装置的闪存装置的不同地址结构与分割简化方块图9为根据本发明的一实施例，显示储存在USB装置的闪存装置的不良区块清单结构；图10(A)为根据本发明的另一实施例，显示用在进行测试或格式化过程的制造软件演算流程图10(B)为根据本发明的另一实施例，显示用在执行USB装置计算的制造软件演算流程图11为根据本发明的一实施例，显示测试主机系统对USB装置的整个操作流程图12(A)与图12(B)为根据本发明的另一实施例，分别显示双重路线与单一路线的缺陷快闪芯片操作的简化流程图13(A)与图13(B)是方块图，分别叙述关于图12(A)与图12(B)双重与单一路线的缺陷快闪芯片操作的闪存组态；图14为根据本发明的一实施例，显示储存在每个USB装置不同内存区域的信息的方块示意图15为才艮据本发明的一实施例，显示MLC记忆单元的多层单元电压感应；图16为根据本发明的一实施例，显示可程序化串联的参考产生器与比较器；图17为根据本发明的一实施例，在写入或抹除操作，MLC降级流程图；图18为根据本发明的一实施例，利用ECC字节与调整参考电压来读取错误修正的流程图19(A)-图19(C)为根据本发明的一实施例，显示扩充USB装置结构的方块图；图20(A)-图20(C)为根据本发明的一实施例，显示扩充USB装置结构的方块图21(A)-图21(G)为根据本发明的一实施例，显示扩充USB连接器与插槽的结构示意图22(A)-图22(I)为根据本发明的一实施例，显示扩充USB连接器与插槽的结构示意图。附图标记说明1-卡本体；2-处理单元；3-闪存装置；4-指紋传感器；5-输入/输出接口电路；6-显示单元；7-电源；8-功能性按键组；9-计算机；10-电子数据快闪卡；13-接口总线；2A-处理单元；3A-闪存装置；4A-指紋传感器；5A-输入/输出接口电路；2B-处理单元；3B-闪存装置；5B-输入/输出接口电路；6B-显示单元；8B-功能性按键组；9B-计算机；22-电源调节器；23-重设电路；10-BUSB装置；201-监视器；202-测试主机；203-USB插槽；204-复合卡片阅读机；205-探针卡具；206——探针；207-SMT探针测试主机；208-集合电缆；211-面板；212-PCB装置；214-快闪卡控制器；215-闪存装置；215-1-闪存芯片组；215-1A-闪存芯片组；215-lB-闪存芯片组；215-2-闪存芯片组；217-USB接脚；413-不良区块数据；415A-控制选择位；415B-控制韧体；420-进入点緩存器；421-非挥发性緩存器；450-微处理器；451-控制端点緩存器；452-地址译码器；453-静态ROM;453A-RAM緩冲器；453B-快闪存取时间緩存器；454-只读存储器；454A-跳跃式启动韧体；454B-描述器；456-仅大量传输指令译码器；470-输入/输出接口电路；470A-实体层USB收发器；470B-连续接口引擎；470C-数据緩冲器；94-良好区块；95-原始不良区块；96-产生不良区块；97-预备区域；1030-1040-比较器;1041-1051-参考-电流产生器;1052-控制引擎;1054-快闪记忆单元；1056-位线；1060-解译逻辑器；1101-1111-电阻器；1161-1171-i史大器；1181-1191-接地电阻器；1120-电压参考产生器；1122-校正緩存器；1300-USB扩充插头；1303-外壳；1304-USB连接器基板；1305-金属指；1306-弹簧；1307-接触接脚；1311-PCB基板；1312-上方表面；1313-底部表面；1314-内存控制器；1315-内存装置；1316-板上芯片封装；1317-接触指；1400-USB扩充插头；1403-外壳；1404-USB连接器基板；1405-接触指；1406-弹簧；1407-接触接脚；2132-接触接脚；2134-接脚基板；2138-金属盖体；2170-接脚基板；2172-接触接脚；2173-金属盖体；2176-塑料壳体；2178-金属盖体；2180-接触接脚；2184-接脚基板；2185-基板延伸部；2186-接触接脚；2188-接触接脚；2190-接脚基板；2193-金属盖体；2196-塑料壳体；2198-金属盖体；2200、2201、2202-接触接脚；2204-接脚基板；2206、2207-接触接脚。具体实施例方式本发明是关于对制造电子数据快闪卡的方法上的改进，虽然本发明以下是以USB电子数据快闪卡为具体参考，但本发明的创新处是可使用在广泛的快闪卡类型的制造，包括PCIExpress，SecureDigital(SD)，MemoryStick(MS),CompactFlash(CF)、IDE与SATA快闪记忆卡，4旦并不局限于上述的这些快闪卡类型。参照图1(A)，根据本发明的一实施例，一电子数据快闪卡IO是通过一外部(主机)计算机9通过任一接口总线(interfacebus)13或一-^片阅读机(图中未示)或其它接口机制(图中未示)而使用，且电子数据快闪卡10包括一卡本体l，一处理单元2，一个或多个的闪存装置3，可选配的指紋传感器(保全装置)4,一输入/输出接口电路5，一可选配的显示单元6，一可选配的电源7(例如电池)，与一可选配的功能性按键组8。闪存装置3是装设在卡本体1上，以熟知方式将数据文件、参考密码、指紋参考数据存在其内，其中指紋参考数据是通过扫描有权使用数据文件者的指紋而取得。数据文件可以是图片文件或文字文件。以下会进一步提出，闪存装置3也包括启动码数据与句柄数据。指紋传感器4是位于卡本体1上，且用在扫瞄电子数据快闪卡的使用者的指紋以产生指紋扫瞄数据。用在本发明的指紋传感器4的一例子是公开在美国专利号6,547,130的IntegratedcircuitcardwithFingerprintVerificationCapability中，整个内容可在此纳入做为参考。在上述专利案中所叙述的指紋传感器乃包括一扫瞄单元数组来定义一指紋扫瞄区域。指紋扫瞄数据包括复数扫瞄线数据(scanlinedata),其是通过扫瞄扫瞄单元的数组对应的扫瞄线而取得。且，扫瞄单元数组的扫瞄线是以此数组的横向方向与纵向方向扫瞄。每一个扫瞄单元在侦测卡本体的握持者的指紋突起(ridge)部分时会产生一第一逻辑信号，在侦测卡本体的握持者的指紋凹下(valley)部分时会产生一第二逻辑信号。输入/输出接口电路5是位于卡本体1上，通过一接口总线5B或一卡片阅读积W吏用一适当的插座(socket)，以受到致动而与主^L计算才几建立通讯关系。在一实施例中，输入/输出接口电路5包括电路与控制逻辑，其中控制逻辑是与通用序列总线(USB)、PCMCA、RS232接口结构的其中之一有关，以连接至一与主机计算机9连接或位于主机计算机9上的插座。在另一实施例中，输入/输出接口电路5可包括一SD接口电路、一MMC接口电路、一CF接口电路、一MS接口电路、一PCI-Express接口电路、一整合驱动电子(IDE)接口电路与一SATA接口电路的其中之一，通过接口总线13或卡片阅读机与计算机主机9接触。处理单元2是位于卡本体1上，且利用位于卡本体1上的相关导电线路或导线连接内存装置3、指紋传感器4与输入/输出接口电路5。在一实施例中，处理单元2可以是如Intel公司所出产的8051、8052、80286微处理器的其中之一。在其它实施例中，处理单元2包括一RISC、ARM、MIPS或其它信号处理器。根据本发明的一观点，处理单元2受至少部分储存在闪存装置3的程序所控制，如此处理单元是选择性地可操作在(l)一程序化模式(programmingmode)，其中处理单元2致动输入/输出接口电路5接收来自主机计算机的数据文件，启动码数据与句柄数据、可选择的指紋参考数据，与储存储存数据在闪存装置内(可选择以压缩格式增加内存装置的储存空间)；(2)—重设模式(resetmode),其中启动码数据与句柄数据是从闪存装置3读取出来，并被用在设定与控制处理单元的操作；(3)—数据撷取模式(dataretrievingmode)，其中处理单元2从指紋传感器4读取指紋扫瞄数据，并将指紋扫瞄数据与闪存装置3内的至少一部分的指紋参考数据做比较，以确认电子数据快闪卡的使用者是否有权使用储存在闪存装置3内的数据文件，且一旦确认使用者有权使用存在闪存装置3内的数据文件，则致动输入/输出接口电路5传送数据文件至主机计算机9;(4)一码还新模式(codeupdatingmode)，还新在闪存装置内的启动码数据与句柄数据；(5)—数据重设模式(dataresetmode),从闪存装置3抹除数据文件与指紋参考数据。在操作方面，主机计算机9通过卡片阅读机或接口总线13传送写入要求与读取要求至电子数据快闪卡10,输入/输出接口电路传送至处理单元2，轮流使用闪存控制器对一个或多个闪存装置3读取或写入。在一实施例中，处理单元2一侦测到从数据文件与指乡丈参考数据储存在内存装置3,—预设时间周期已经过去后，就会自动初始化数据重置模式操作。8051、8052与80286是由Intel公司所发展出来的微处理器，是使用复杂的指令组。8051与8052具有8位的数据总线，80286具有16位的数据总线。RISC、ARM、MIPS是使用减少指令组架构的微处理器。8051与8052广泛用在低成本的应用。80286可以用在高速操作的应用。RISC、ARM、MIPS是成本较高的微处理器，比较适合还复杂的应用，例如先进的错误修正码(ECC)与数据译码。可选配的电源7是位于卡本体1上，且连接至处理单元2及其它位于卡本体上的相关单元，以供应其所需的电力。可选配的功能性按键组8是位于卡本体1上并连接至处理单元2，且是可操作以便处理单元2在程序化、重设、资料撷取、码还新或数据重设模式中选择其中之一开始操作。功能性按键组8是可操作来对处理单元2提供一输入密码。处理单元2将输入密码与存在闪存装置3的参考密码比较，一旦确认输入密码与参考密码一致，电子数据快闪卡IO开始授权操作。可选配的显示单元6是位于卡本体1上，且连接至处理单元2并受到处理单元2的控制，用以显示与主机计算机9交换的数据文件与显示电子数据快闪卡10的操作状态。以下是公开本发明的一些优点首先，电子数据记忆卡具有小体积却具很大的储存容量，如此在数据传送过程中造成便利性；第二，因为每一个人所具有的指紋是独一无二的，所以电子数据快闪卡只允许有权限者使用储存在其内的数据文件，如此加强安全性。本发明的其它的特征与优点会在以下进一步提出。图l(B)为根据本发明的另一实施例，显示电子数据快闪卡IOA的方块图，是提供一般的传感器单元4A代替上述的指紋传感器。示范的传感器单元包括能够侦测有权限使用者的生理特征的视网膜扫描仪或声音辨识装置，且操作方式与上述的指紋传感器4类似。图l(C)为根据本发明的另一实施例，显示电子数据快闪卡10B的方块图。电子数据快闪卡10B除去指紋传感器与相关使用者辨识过程。为了使成本降低，电子数据快闪卡10B也包括一高整合的处理单元2B，其含有一输入/输出接口电路5B与一闪存控制器21。输入/输出接口电路5B包括一收发区块(transceiverblock)与连续接口引擎区块(serialinterfaceengineblock)、数据緩冲器、緩存器、中断逻辑。输入/输出接口电路5B耦接至内部总线以允许输入/输出接口电路5B的不同组件和闪存控制器21的不同组件间与闪存控制器的组件沟通。闪存控制器21包括一微处理单元、一只读存储器(ROM)、一静态随机存取内存(RAM)、闪存控制器逻辑、错误修正码逻辑、通用型的输入输出(GPIO)逻辑。在本实施例中，通用型的输入输出(GPIO)逻辑耦接复数个二极管来作为状态指示，例如指示电力良好或读取/写入闪烁活动等，且GPIO逻辑连接其它1/0装置。闪存控制器21则耦接一个或多个闪存装置3B。在本实施例中，主机计算机9B包括一功能性按键组8B,当电子数据快闪卡10B在操作，通过卡片阅读机或接口总线连接至处理单元2B。功能性按键组8B可用在从程序化、重设、数据撷取、程序代码还新或数据重设模式其中之一，选择性设定电子数据快闪卡IOB。功能性按键组8B也可用在操作提供一输入密码给主机计算机9B。处理单元2B将输入密码与存在闪存装置3B的参考密码比较，一旦确认输入密码与参考密码一致，电子数据快闪卡10B开始授权操作。同时在本实施例中，主机计算机9B包括一显示单元6B,当电子数据快闪卡10B在操作，通过卡片阅读机或接口总线连接至处理单元2B。显示单元6B用以显示与主机计算机8交换的数据文件与显示电子数据快闪卡10B的操作状态。根据本发明的一实施例，处理单元2包括一闪存类型算法(flashmemorytypealgorithm),用在侦测闪存类型是否受到闪存控制器所支配。由于效能、成本与容量的因素，闪存的进步已产生多种闪存类型。又因潜在性的短缺与成本因素，需要闪存来源弹性化与需要特有的控制使用不同快闪记忆类性，所以利用具有智能型算法的处理单元来侦测与使用不同的闪存类型是重要的。一般的闪存包含辨识(ID)码以辨识闪存的类型、制造者、闪存的特征/参数，例如页(page)容量、区块大小、组织、容量等特征/参数。智能型算法控制处理单元2在重设(reset)状态读取闪存3的ID,与将此ID与受闪存控制器所支配的闪存类型的表(table)比较。假如闪存3没有受到闪存控制器支配，闪存控制器将不能使用闪存3，且不兼容性会受到闪存控制器输出端的LED所指示。假如闪存有受到支配，在闪存控制器开始使用闪存的前，闪存控制器以下述方式进行。例如，正在申请中的美国专利序号11/466,759的rflashmemorycontrollerforelectronicdataflashcardJ中公开具有此种智能型算法的闪存控制器，在此将其纳入参考。电子数据快闪卡是一种闪存系统，使用闪存来数据储存，一般闪存的系统架构是包括具有处理器、ROM与RAM的闪存控制器，其中启动码与句柄是位于ROM中作为ROM码。一旦功率上升，处理器抓取启动码来执行，启动码初始化系统组成与下载句柄至RAM中。一旦句柄下载至RAM中，句柄即掌握系统的控制。句柄包括驱动器以执行如控制与分配内存、分配处理指令的优先级、控制输入与输出端口等基本任务。句柄也包括快闪类型侦测算法与闪存参数数据。ROM是一种只读存储器，当闪存控制器设计完成且进入生产后，在ROM内的软件码是固定不动，且不能受还改以支持往后才供应至市场的新快闪类型。在这种状况下，就必须发展新的闪存控制器以不时支持新的闪存，因此是耗时又耗钱。图1(D)是还详细地显示图1(B)的处理单元2A。电子数据快闪卡10A包括一电源调节器，以提供一个或多个电源供应器。电源调节器依据电力需求，提供不同的电压给处理单元2A与电子数据快闪卡IOA的其它相关单元。为了保持电力稳定，可能需要电容器(图中未示)。电子数据快闪卡IOA包括一重设电路23以提供一重设信号(resetsignal)至处理单元2A，一旦功率上升，重设电路23确立重设信号至所有的处理单元2A。在内部电压达到一稳定状态后，重设信号不存在，且提供緩存器与电容器(图中未示)以适当重设时间调整。电子数据快闪卡IOA也包括一石英晶体振荡器(图中未示)，以提供基频给位于处理单元2A内的PLL。根据本发明的一实施例，输入/输出接口电路5A与重设电路23、电源调节器22是整合或部分整合在处理单元2A中。高整合可减少整个所需空间，与降低复杂度与制造成本。对于可移除装置而言，如在此所叙述的电子数据快闪卡，紧致性与降低成本是关键因素。当今的IC封装可以将不同的IC組件用不同的技术与物质整合至单一IC封装中。例如，输入/输出接口电路是模拟/数字混合电路，其也能够整合至具有处理单元的多芯片封装(Multi-Chippackage,MCP)之中。混合式信号IC技术的性质是容许模拟与数字电路的混合。因此，高整合可以并入至相同的芯片/晶粒中，使处理单元含有输入/输出接口电路、闪存控制器、重设电路、电源调节器。根据本发明的另一方面，电子数据快闪卡包括启动码与句柄存在闪存中，而并非存在闪存控制器的ROM中。因此启动码与句柄可以在此领域中受到还新，而无须改变闪存控制器。例如，正在申请中且申请日是2006年12月13日的美国专利申i青序号11/611,811的flashmemorycontrollerforelectronicdataflashcard中，乂〉开启动码与句柄储存在闪存中，在此将其纳入参考。图2是根据本发明的另一实施例，显示制造USB装置的主要方法流程图，且从图3A至图3B是简化过的平面示意图，显示在制造过程不同阶段期间的USB装置。参照图2的方块50，制造方法一开始是利用如表面贴装技术(SMT)，将USB装置的所有组件装设在面板上(例如闪存、控制器、与所有的被动组件，如电阻与电容)，其中面板包括多个印刷电路板PCB。图3(A)显示一示范的SMT面板211,其具有多个印刷电路板装置211,沿着个别边缘连接在一起，可助在不同SMT组件有效率的组装，这些SMT组件如包括控制器芯片、快闪芯片、及其它组件。PCB装置212包括线路以助在于不同SMT组件间与在控制器芯片212与四个USB接脚217(即VDD、D+、D-与GND)间的电性连接。请再参照图2,接着对个别PCB装置进行测试/格式化，根据本发明所使用的过程，其进一步公开在底下。在一实施例中，面板211(参见图3A)是根据单一化(singulation)(方块52A),如此各个PCB装置可以受切割或互相分离，然后单一PCB装置212(参见图3A)就依据测试/格式化程序(方块52B)。在另一实施例中，当PCB装置212仍连接面板211接受测试(方块53A)，然后受格式化/测试的PCB装置受单一化(方块53B)。其中，发明人目前较喜欢测试/格式化的PCB装置212是允许多个PCB装置212维持在一固定关系，以通过单一"^具(fixture)来测试，如此以避免额外的处理时间来处理各个PCB装置212(例如将PCB装置212—片一片的插入在单一测试固定装置中)。请再参照图2，每一个已经成功完成测试/格式化的PCB装置212会接收产品封装(方块54)，通过模制或装设一本体在每一PCB装置212的組件上，接着完成USB装置10B的最后测试(方块55)，就可准备运送。且，请注意在方块55所进行的最后测试是不同在于方块52B与53A所进行的测试/格式化，因为所有的初始内容是下载至每一被封装的装置10B中，方块55所进行的最后测试是关于一简单的插入(plug-in)测试检验，例如检验装置能力以确保终端使用者满意。第4(A)图与第4(B)图是各别显示根据本发明测试/格式化USB装置的示范系统示意图。第4(A)图是根据图2的方块52B，显示一用在测试单一PCB装置的第一系统(可参照如底下的受测试装置(Devicesundertest,DUT))。第一系统包括一PC测试主机(例如通用型个人计算机)202,—监视器201,—USB复合卡片阅读机204及其它必要周边I/0设备，例如键盘与鼠标(图中未示)。在一实施例中，所有的测试参数都显示在监视器201上以监控测试状态，其中有色旗标(flag)是用在分辨测试通过或失败，在测试过程中所使用的一些参数可受操作者输入，如监控器201上所示的参数。USB卡片阅读机204包括多个(16个以上)USB插槽，每一插槽根据监视器201上的旗标而具有一指定编号(例如#1，#2等)。卡片阅读才凡204通过一般的USB传输线连接至一测试主机202的标准USB插槽203而与测试主机202连接。当每一受测试装置(DUT)插入多重卡片阅读机204的一对应埠(port)中，多重卡片阅读机204通过USB插槽203连接至测试主机202,当侦测到每一插入的DUT,会在监视器201上产生一相对应的旗标以反应此侦测结果(例如，一旦侦测到，相对应的旗标会从红色转变呈绿色)。图4B显示一第二系统，利用探针卡具(probingfixture)测试事先装设好且仍连接面板211的PCB装置212。第二系统包括一SMT探针测试主机(例如通用型计算机)207，监视器201,—探针卡具205,及其它必要周边IO装置。探针卡具205包括复数被聚集起来的测试探针206，以当卡具205降低至面板211上时，用在接触每一PCB装置212的USB接脚217。探针206提供四个信号路径，用在格式化/测试面板211上的每一装置。另，一集合电缆208是用在将卡具205连接至测试主机207。图5A是一简化的流程图，显示现有使用一种传统USB测试系统利用一传统主机操作系统(OS)的USB驱动器(方块301)来测试、格式化一现有USB装置。如方块302所示，一旦连接一现有USB装置至一主机系统，主机OS暂存现有USB的受测试装置(DUT)所使用的事先建立USB协议。这事先建立的USB协议是基于假设特定装置数据(例如在测试前，装置辨识与序号可为相同的)是储存提供在DUT上的控制器的只读存储器装置的一预定位置上。此外，事先建立的USB协议需要注册程序一次进行一个DUT(即在开始对另一DUT进行注册程序的前，必须先对一个DUT完成一个注册程序)。且，一旦失败，全部的DUT将等到操作者重新安装此程序后才开始。如方块302所示，利用这些事先建立的USB协议所具有的问题是得花许多时间去注册每一个DUT，并要将这些注册数据储存在主机OS的暂存区(registrybank)中(且最后存在主机的硬盘中)，且不适合同时测试/格式化大量的DUT。利用这些事先建立的USB协议所具有的额外问题是与新的USB装置并不兼容(启动码、句柄与组件与装置的辨识数据是储存在闪存装置中，并非是在ROM的预定位置上)。如方块304与305所示，因为根据本发明所形成的未测试/未格式化装置，是不包含组件辨识序号与产品辨识号码，现有的事先设定USB协议可能会造成主;f几测试系统中断(hangup)(方块306)，或得花一段时间来完成测试(方块307)，且/或只是无法完成格式化/测试过程(方块308)。图5B是一简化流程图，显示根据本发明另一实施例的测试与格式化新的USB装置。如方块501所示，新的软件被下载至测试主机，以阻挡传统操作系统(OS)的USB驱动器而进行一专用USB测试。阻挡现有OS的USB驱动器的目的为通过删除注册程序所花费的时间，使测试时间缩短。此专用USB测试则通过部分注册程序是从USB装置要求数据(并非写入至闪存装置内)，而通过USB装置的控制器直接写入开始程序代码、句柄与装置辨识数据的至少其中之一至快闪装置中来开始测试/格式化过程。尤其，如方块502所示，为避免一次需超过16个USB装置的一般冗长的注册程序，在测试主机系统所执行的测试/格式化软件是被修改成读取控制器的硬性编码描述符(hard-codeddescriptor)值并将这些描述符值与所储存的程序参数作比较，以确认DUT准备受格式化和提供DUT正确参数以用在正常操作后才开始。只有连续的检验将持续软件流程。接着，如方块503所示，为了使USB装置让终端客户使用者使用，主要启动区块(masterbootblock,MBR)、档案配置表(FAT)与初始系统档案是写入至快闪装置内。因为传统的USB装置在初始系统操作是使用只读存储器(ROM)来正确地程序化，所以传统的USB装置将不会进行格式化过程。这个程序化步骤对于制造软件目的且助在后续使用是很重要的。此外，如方块504所示，几个写入至快闪装置的值是满足USB的规格。装置序号就是这种值，且写入至每一装置的装置序号是随测试操作者利用软件输入某个起始值而随机或接续改变。其它变量，例如产品辨识号码(ID)也需要受不同产品或体积容量而改变。再者，现有操作系统(OS)的USB注册驱动器(registrydriver)没有进行这些值与变量写入程序，因此使得容量USB测试是不可行的。如方块505、506与507所示，本发明对于现有的操作系统的USB注册驱动器并提供几个好处，即因为本发明利用特别指定的制造软件，所以格式化/测试大量USB装置的时间减少。此外，可以根据熟知技艺，将分割(容量，磁盘驱动器代号(driverletter))制订成符合每一不同需求。图6是一简化流程图，根据本发明的一特定实施例显示USB装置的制造格式化/测试方法。图6的方法可用在单一个或复数个连到面板的装置以达到一高速，，管线(pipeline)"格式化/测试程序，而并非緩慢的个别DUT测试(如图3(A)所示)。如方块101所示，在开始对一选定的DUT(—群DUT)格式化/测试过程的前，先在测试主机系统安装修改过的USB驱动软件，以操作阻挡现有操作系统USB被辨识为"HCDI，sys"的驱动区段。被用在防止区段"HCDI,sys"的执行的软件指令对于此
技术领域：
的熟知技艺者是都知道的。在一实施例中，为此缘故而取代操作系统的USB汇流驱动器的一些小档案，这是此
技术领域：
的熟知技艺者所了解的。如方块102所示，根据本发明所形成的一个或多个"brandnew"(未格式化与未测试)USB装置是受探针、插入或其它方式耦接至一适合的卡具(例如第4(A)图与第4(B)图所示的其中之一个卡具)。如方块110所示，接着执行复数个USB装置的初始简单检验，是通过检查控制器硬性编码(hard-coded)值之内容，以辨识大部分共同的错误。尤其是如第6(A)图所示，一旦耦接USB装置，计数值(countvalue)是设定在，T，，主机测试软件读取储存在一第一装置内的至少一些硬性编码数据。(例如，在控制器只读存储器中，一个或多个硬性编码的组态、接口与终点描述符(方块120))，大量储存分类码(classcode)(方块121),供货商辨识(vendoridentification，VID)与产品辨识(PID)值(方块122),与将硬性编码数据与预定熟知良好值比较以决定不正确USB装置是否耦接至测试主机(方块123)。假若侦测到一不正确装置(在方块123的"否"路径)，通过一对应DUT(如DUT[1]或DUT[2]，一般是指定为DUT[COUNT],方块103A)的有色(如红色)显示旗标产生一警示信号，警告操作者移除不正确装置。在一选定装置的连续简短检查后(在方块123的，，是，，路径)，一有色(如黄色)显示旗标或其它图案信号是显示在主机测试系统上(方块103B)。然后在方块103C中，根据现在受测试装置(所有连接至面板的装置)的数目，将装置计数值与预定最大装置数目作比较。假若计数值是少在最大装置数目，之后计数会增加(方块102A)且在另一耦接测试系统的USB装置重复简短的检查(即方块102-123与方块103)，直到每一个耦接至主机测试系统的装置已连续受到简短检查为止(在方块103C的"是，，路径)，且此时计数值重设。如方块103D所示，一旦全部的受测试装置(DUT)完成初始化，程序就可选择性地由操作者选择暂停与等待一"连续，，信号(例如按压在主机系统上的空格键或使用鼠标按压在监视器上的START图样)。这个暂停允许操作者时间视觉性地检查所有DUT的显示旗标，取代任何指定为有缺陷的DUT(在这个情况，对于新增的DUT，初始化过程将重复)。根据本发明的方法，通过于测试与/或格式化闪存装置的前，简短检查至少一些硬性编码数据，以助在USB装置的有效且可靠的程序。再度参照图6，一旦完成所有USB装置的简短初始检查，测试主机进行实际测试与格式化闪存装置。这个测试/格式化过程开始在保存闪存的用在暂存预定码进入点(codeentrypoint)的第一区块(图6，方块130)。如图6B所示，在一实施例中，对每一DUT进行保存过程，连续地设定计数值为"l"(方块131),选择目前的DUT(DUT[Count])，保存在目前DUT中，闪存的用在进入点緩存器的第一区块(方块133),然后增加计数值(方块135、137),且对下一个DUT重新保存过程，直到所有的DUT都已处理过(在方块135的"是"路径)。最后储存在保存空间的码进入点是包括一操作系统(OS)进入点，韧体进入点与一非挥发性緩存器进入点。注意，在测试/格式化过程完成后，实际的码进入点数值是写入(下载)在受保存的第一区块的相关领域中。接着，检查在每一USB装置所提供的闪存的容量(图6，方块140)。第6(C)图是根据一实施例，每一DUT的容量检查过程流程图。此过程开始在设定计数值为，T，(方块141)。之后，通过读取在闪存装置内所提供的初始不良区块数据，对每一DUT进行内存容量检查(即读取位于闪存装置的固定位置的旗标是受闪存装置的制造商或供货商程序化；方块142)。之后，从扫瞄所产生的不良区块数据是用在决定受保存之内存的特定比例是否存在(方块143与144)，假若是提供不足够的储备内存(reservedmemory)，拒绝此DUT。根据用在将来不良区块资料重新定位目的的测试规格(即当一个良好区块的一个或多个快闪记忆单元在某一点失败时，从良好区块拷贝数据，且重新在一储备良好内存区块中定位数据)，是需要储备内存(表示整个"良好"内存的一特定比例)的一预定大小(例如20%)。注意，对于具有一偶数个(两个或还多)闪存芯片的USB装置，当侦测到高比例的不良区块，则双重通道操作并不适合大量生产，因此只推荐单一通道。在格式化闪存的前，检查每一USB装置的闪存储存容量，所以本发明有助在早期辨识与拒绝不适合的USB装置，通过减少程序化多个USB装置所需的总时间，进而降低制造成本。在一可接受的储存容量受到确认后(在方块144的"是"路径)，储存两份以上的不良区块辨识数据在闪存的储存区域中以确保安全(方块145)。在一实施例中，不良区块数据是储存在内存位置，其是位于保留给进入点数据之内存位置后(例如第2个与第3个内存区块)，与保留两个额外之内存区块(例如第4个与第5个内存区块)以作为将来扩张用。储存两份不良区块数据则提供多余份数，以确保USB装置的可靠长期操作。一旦对第一装置完成容量检查与不良区块数据储存过程，计数值会增加(方块147)，且容量检查与不良区块数据储存过程会接续重复在每一DUT，直到所有的DUT都已受处理过(在方块146的"是，，路径)。然后，根据本发明的另一实施例，利用丛发写入过程(burstwritingprocess)，将至少一句柄数据与启动码写入至闪存的选定之内存区块中(图6的方块150)。制造商所产生的控制韧体可助在后续的控制器操作。一般而言，现有的USB装置包括两类基于ROM的句柄、静态句柄与动态句柄。静态句柄是由一初始重设跳跃地址(jumpaddress)与用在指定符合大范围的闪存型态的基本快闪抹除/写入/读取操作状态机械信息所组成(例如静态句柄包含相对长的写入时间延迟，其助在写入操作至"最糟状况，，(最慢)的快闪记忆类型)。根据本发明，储存在ROM的静态句柄是受控制器在起始(start-up)时取得。动态句柄包括时间调整控制信息以受DUT利用特定闪存型态(例如最佳写入操作次数)，这不但助在最合适闪存的操作，也助在维持领域的适应性。根据本发明的另一实施例，这动态控制韧体是储存在闪存的选定的区块中，以减少控制器晶粒大小且促进领域适应性。在动态控制韧体写入至闪存内以后，DUT的一控制位是受到重设以将DUT处理器的控制从静态句柄移动到动态韧体码。为了协助移动到动态韧体，在ROM中所提供的静态，，跳跃开始(jumpstart)"韧体是包括动态句柄的进入点地址以进一步执行使用。图6D是一简单流程图，显示用，，管线"方式，利用丛发写入过程来将控制韧体写入至每一DUT中以减少处理时间。关于目前DUT的计数值受初始化(方块151),然后将一页(或区块)的指令或/与数据写入至第一DUT的SRAM(挥发性)緩沖器中(方块152)。如方块152右边所示，一页的指令或/与数据是包括将控制韧体写入至紧接着不良区块的区块中。写入此页后，主机系统下令DUT从SRAM緩冲器写入指令/数据至快闪记忆单元中(方块153)。注意在格式化/测试过程的阶段，动态句柄尚未写入至闪存中，所以DUT所使用的写入过程是根据较慢的静态句柄。根据本发明，为了帮助此写入过程以时效方式进行，一旦一页的指令/数据写入至SRAM中且DUT受令在执行此写入动作，则主机系统进行下一个DUT(即在方块157，计数值增加，然后主机系统将同样的指令/数据写入至下一个DUT中)。最后，一页的指令/数据写入至每一个DUT(在方块155的，，是，，路径)。在此，主机系统决定是否所有必要的指令数据已写入至每一DUT中。假若没有，计数值是重新初始化(方块151),重复写入过程，将下一页的指令/数据写入DUT中。当第二页的指令/数据写入至第一DUT(即DUT[l])，第一DUT已完成从SRAM緩冲器写入第一页的指令/数据过程至闪存所指定的区块。利用此"管线(pipeline)"方式，进行写入动态句柄至每一DUT的过程是以高效率方式进行，避免因主机系统等待每一个DUT写入信息/数据至闪存中所造成的长时间延迟。除了控制韧体外，在本发明的一实施例中，闪存的一个或多个区块是指定为非挥发性緩存器，且这些非挥发性緩存器是用在储存写入-保护信息，例如储存刚使用后且一旦电源关闭而不会损失的数值，如容量分割数目与使用者密码。不论是在上述的丛发写入过程，或是动态句柄写入至每一DUT后的接续地(如第二)丛发写入过程，将信息写入至每一DUT之中。注意，假若利用接续的丛发写入过程，之后动态句柄可用在加速写入过程。接下来，如方块160所示(图6),进行闪存的低阶格式化(low-levelformatting),其中低阶格式化是以所提供的使用者规格为基础。在一实施例中，低阶格式化包括将主要启动区域(MBR)、档案配置表(FAT)与初始根目录数据写入至闪存的选定之内存区块中。没有这数据，USB装置就无法受终端使用者使用。注意，假若一终端使用者获得一个尚未受到低阶格式化的USB装置，此USB装置将无法使用，且终端使用者自己无法利用格式化软件所提供的操作系统进行此步骤。然，在完成低阶格式化后，终端使用者就可改变他们所希望的FAT格式。在上述任一丛发写入过程期间或在动态句柄写入至每一DUT后的接续丛发写入过程期间，将低阶格式化信息写入至每一DUT中(例如图6D图的方块160A)。在低阶格式化、还新序号、日期码与产品版本码数值写入至非挥发性緩存器后(图6的方块170)，在上述任一丛发写入过程期间或在动态句柄写入至每一DUT后的丛发写入过程期间(例如图6的方块170A所示)，将描述符信息写入至每一DUT中。接着，测试主机读取所有写入至闪存的信息(方块180),然后这些信息与事先存在主机系统的緩沖器中的数值作比较，以确认USB装置适当地受格式化。根据本发明的一实施例，确认过程(verificationprocess)是显示在第6(E)图中。计数值设为"1"(方块181)，然后主机系统指示目前的DUT从闪存重读预定信息。注意，使用事先写入至DUT的动态句柄来进行重读过程。之后，将从DUT所读取的信息与在主机系统中的事先储存数据作比较(方块183)。假若从USB装置所读到的任一数据是不正确的(在方块184的"否"路径)，在主机测试系统监视器上显示相对应的旗标(例如一红色旗标)以指示操作者USB装置在测试/格式化过程是失败的(方块185A)。相反地，假若从目前USB装置所读取的数据是正确的，在主机测试系统监视器上显示相对应的旗标(例如一绿色旗标)表示在测试/格式化过程是成功的(方块185B)。之后，在方块187,根据目前受测试装置的数目，将装置计算值与预定最大装置数目作比较(例如所有连接至面板的装置)。假若计算值是少在最大装置数目，装置计算是一个一个增加，对另一个耦接至测试主机的USB装置重复测试过程，直到每一个耦接至主机测试系统的装置都已检查过(在方块187的，，是，，路径)。然后，测试主机程序终止。图7是根据本发明的一特定实施例的显示一范例USB装置IOB的简化方块图。如以上所述，USB装置包括一快闪卡控制器214与一个或多个闪存装置215。参照图7的左半部，闪存215是以简化的形式描述在图7中，并在以下进一步描述，其中闪存215包括进入点緩存器420与不良区块数据413,—控制选择位415A,控制韧体415B，与非挥发性緩存器421。如图所示，控制器214与闪存215间的沟通是直接经由进入点緩存器420,与所执行的功能有关，其中进入点緩存器420指示控制器要求控制韧体415B与非挥发性緩存器420。参照图7的右半部，控制器214包括一微处理器450、一控制端点緩存器(controlendpointregister)451与地址译码器452,—静态随机存取内存(RAM)、一只读存储器(ROM)、一输入/输出接口电路470。控制端点緩存器451提供每个控制器所需的系统默认地址(defaultaddress)。控制端点缓存器用在和此装置通讯，即使之后的地址改变。静态ROM453包括一RAM緩冲器(buffer)453A与快闪存取时间緩存器(flashaccesstimingregister)453B。缓冲器453A包括一足够之内存来储存闪存215的至少一区块，且例如当执行区块拷贝作业(如从闪存215读取数据且写入至RAM453中)时，可使用緩冲器453A以增进执行速度。在与闪存215通讯期间，快闪存取时间緩存器453B储存受控制器214利用的指令码(commandcode)。只读存储器454包括硬性连接(hard-wired)数据(即无法被修改的数据)，其中硬性连接数据包括跳跃式启动韧体(jumpstartfirmware)454A与不同描述符454B。跳5夭式启动韧体454A包括一重设地址向量(resetaddressvector),其造成微处理器450执行一大程度跳跃运算(jumpoperation)至闪存装置215的进入点緩存器420。因为不需要改变编码，所以跳跃式启动韧machine)数据与区块拷贝指令。此外，跳跃式启动韧体包括写入至快闪存取时间緩存器453B的静态指令码，而静态指令码是作为系统默认时间(defaulttiming),例如，从闪存215的初始读取/写入指令期间或到闪存215的初始读取/写入指令期间。注意，惟，用在支持不同类型闪存的动态句柄是存在快闪装置215的控制韧体緩存器415B中以助在还新。不同的描述符值454B也是ROM454中的硬性码，且当测试主机从USB装置IOB要求特定信息时，使用此描述符值454B。当无法响应错误值时，会造成USB装置10B受测试主机的拒绝，且被认定是一控制器失败。还详细的描述符值可参照如通用序列总线大量储存类别(USBMassStorageClass)规格。控制器214包括一仅大量传输(Bulk-only-transport,BOT)指令译码器456以助在利用BOT指令与闪存215通讯往来。逻辑区块地址-实体区块地址(LBA-to-PBA)转换器/译码器452是用在对由BOT指令译码器456所产生的逻辑地址译码。输入/输出接口电路470包括一实体层USB收发器470A，用在传送与接收USB不同的NRZI信号，一连续接口引擎470B用在执行序列-并列(serial-to-parallel)(接收端)操作与并列-序列(parallel-to-serial)(发送端)操作，一数据緩冲器470C用在緩沖输入/输出(incoming/outgoing)的数据框架，且因为速度匹配不一样，所以利用连续接口引擎470B、不同緩存器与中断处理逻辑470C来处理USB协议。图8是一简化方块图，叙述在测试/格式化过程(先前所述)完成后，闪存215的不同地址结构与分割。如图8的左半部所示，闪存215主要是分成只读区域405与读取/写入区域406。只读区域405包括进入点緩存器420、不良区块清单(badblocklist)413、储备区块414、控制韧体415B、主要启动区块(MasterBootBlock)416与非挥发性緩存器421。如图8的右半部所示，进入点緩存器420包括一控制韧体进入点地址420A来储存控制韧体415B的位置，一非挥发性緩存器进入点地址420A来储存存在非挥发性緩存器421的不同值的位置，一操作系统(OS)进入地址420C来储存主要启动区块416的位置。只读存储器405只可以受制造测试软件还新，而无法受一般使用者主机PC系统所改变。控制韧体415B受控制器214的微处理器450所执行(参照图7)，且控制韧体415B只受到读取(即无法受终端使用者还新)。同样地，非挥发性緩存器421储存一些在测试/格式化过程可以被还新的值(例如产品序号或ID号码)，但这些值无法受到终端使用者改变。读取/写入区域406是包括内存区块，用在受终端使用者使用。在一实施例中，读取/写入区域406包括一基本档案结构，所以档案可受到主机操作系统的读取/写入，且可被分成数个分割区(分割区1，2，3,4)。第一分割区(分割区1)包括档案配置表(FAT)1417A与档案配置表(FAT)2417B，一根目录418,与档案丛集(filecluster)。根据本发明的一实施例，当USB装置10B开始启动，从跳跃启动韧体454A读取静态句柄至快闪存取时间緩存器453B。在初始步骤期间(图6的方块110)，控制器214利用静态句柄所提供的系统默认时间(defaulttiming)使用闪存215,例如读取闪存215的产品辨识数据。产品辨识数据净皮传送至主才几系统，主机系统再将产品辨识数据与一储存表比较以辨识已还新的时间参数(或者，在初始格式化过程的前，操作者可以先提供闪存的产品辨识给主机系统)。然后，主机系统将已还新的时间参数写入至控制器中，控制器将此些已还新时间参数存在快闪存取时间缓存器中。一旦完成此过程，控制器是以高效率方式，利用已还新时间参数来写入格式化信息至闪存中，进而减少制造时间。注意，一旦完成格式化，控制选择位415A是设定在闪存215中，当USB装置IOB接续启动时，控制选择位415A使控制器214从控制韧体415B将动态句柄写入至快闪存取时间緩存器453B。图9是根据本发明的一实施例，示范存在闪存215中的不良区块清单。在本实施例中，二进制的"1"值是表示一良好内存区块402，二进制的"O，，值是表示一不良内存区块401。储存不良区块数据413A与413B的两份副本，以确保即使一个副本之后受损，仍有不良区块数据可用。另两个区块(参照图8)是暂时保留，用在未来一旦不良区块清单413A、413B中有其中一个坏掉使用。在制造测试期间，制造测试软件控制所有不良区块的还新。根据句柄韧体415B所定义的过程，在正常操作时发生不良区块，将致动不良区块清单413A、413B还新。且，因为每当有再一个不良区块被发现时，就会有再一个位还新为"O"，所以在还新不良区块清单413A与413B,如需还新其它快闪数据区块的前，是永远不需要抹除所有位为，T，。因此，用在不良区块数据的储存的区块，可靠度就还高了。图10(A)是根据本发明另一实施例的制造软件演算规则流程图，用在对一USB受测试装置(DUT)进行测试/格式化过程。当DUT耦接至测试主机，所有的参数受操作者输入而马上被测试主机读取时，测试开始(方块601)。软件执行GeLdescriptor(读取)过程以传送指令来读取内部硬性描述符值(方块602),然后，软件执行一SeLdescriptor指令来设定正确值(correctvalue)以及增加或改变描述符，而不是增加或改变那些存在控制器的RAM緩存器中的描述符(方块603)。然后，当执行一Get—configuration指令，软件读取初始组态值(configurationvalue)(方块4),接着Set—configuration软件下载每个不同的组态值(方块605)。然后，软件读取一"^口描述符值，响应一Get—interface指令(方块606)，接着软件使用Getjnterface指令下载正确值(方块607)。之后，下载装置固定地址至USB装置，响应软件的Set—address指令，当成功的时候，一相关的有色旗标会改变以响应连接电源状态(plug-instatus)(方块608)。然后，重设装置緩存器值(deviceregistervalue)来响应一Clear_feature指令(方块609),且有些特别的特征，如remote—wakeup或endpointjialt能力是受软件set—feature(方块610)。USB装置可以为多种不同类型，例如大储存量类型，且可受不同类型的特定指令，如like_max_lun所执行(方块611),以读取软件所支持的分割数目，对于未格式化的装置，软件会下令设定系统默认值(default)，其中系统默认值是根据快闪装置的分割数目。之后，使用一Get一status指令以检查程序化是否成功(方块612)。假如成功的话，在测试主机监视器上的各个图样颜色会改变以表示成功地程序化状态(方块613)。图10B是根据本发明另一实施例的制造软件演算规则流程图，用在对一USB受测试装置(DUT)进行计算(enumeration)。当DUT插入至测试集线器(testhub),其轮流连接至测试主机(例如一般的PC)，就开始此计算过程。因为DUT未受到测试，所以不论是D+或D-接脚应所述的具有1.5K奥姆的上拉(pullup)电阻连接，以全速或低速辨识(方块702)。如果电阻值不正确或没有连接，有色旗标将会指示是一个缺陷装置而应所述的被拒绝。一旦测试主机PC辨别出DUT,测试主才几驱动一重设(Reset)指令给DUT至少10秒(方块703)。假若DUT适当响应重设指令且指示是一成功的重设状态，测试主机就利用系统默认控制端点0(defaultcontrolendpoint)发布给DUT(方块704)。测试主机PC之后传送Get—descriptor至DUT控制器硬性码值以取得MaxPacketSize参数(方块705),且DUT通过传送其传递封包大小(transferpackagesize)来响应(方块706)。测试主机PC之后传送Set—Address至DUT以分配一独一地址。假若测试主机PC与DUT之间的所有通讯往来在这里都是成功的(方块707A的"是"路径)，之后将一简短版本的大量储存驱动器传送至DUT,等到之后通讯时再用(方块708)。之后，测试主机传送一Get—descriptor指令给DUT,将装置描述符值与已受系统设定的系统默认值比较，且任何不一致会反应在测试主机PC上以警告操作者拒绝此DUT(方块709K假如装置描述符值是正确的，测试主机PC传送一set—configuration指令，设定组态数目(方块710)，将所有必须值写入至DUT闪存中，如此完成计算(方块711)。图11是根据本发明的另一实施例的操作流程图，显示测试主机系统对USB装置的所有操作方式。参照图ll的上方部分，操作者开始测试计划(方块801),将所有组态与所有可能类型的闪存特征值下载至程序中(方块802),这些档案在下载至程序前是存在硬盘中。程序之后会等操作者输入关于所需测试的正确参数，例如，被选定的受测试装置(DUT)的起始序号或甚至是致动程序进行的密码。如方块804底下所示，有两个主要的指令路径将会被译码与执行低阶格式化(在方块804下的右分支)与闪存软件组态(在方块804下的左分支)。参照图ll的右下部分，低阶格式化包括对所有的闪存区块进行一闪存抹除/读取/写入检查，因为闪存可能先被其它管理供货商所使用，且一般会有不同的演算规则来标记不良区块，所以将测试读取/写入(R/W)模式写入所有闪存区块的闪存中(方块810A)。之后，读取每一R/W模式并将R/W模式与所期望的结果作比较。接着，虽然有些区块已经被标记为不良，但是取决在所有任一区块受抹除。之后，仅良好区块受抹除为所有二进制"r数值期间，进行低阶格式化(方块811)。然而，因为闪存可能由于先前的使用而受到污染，所以可能通过参数扫瞄型态选择输入(parameterscantypeselectionentry)对不良区块作完整的扫瞄。之后，每个记忆卡的各别信息写入至快闪记忆卡中，以还新各别记忆卡信息(方块812)。在一实施例中，信息是包括序号、产品ID、供货商ID与LED光模式(方块817)。然后控制韧体写入至闪存中(方块813)，例如，拷贝二位(图像)档案至闪存中(方块818)。此外，纪录在闪存的非挥发性緩存器中的韧体进入点地址。之后，闪存的FAT会根据客户要求，通过软件加载储存在非挥发性緩存器中的OS进入点地址的事先程序化档案中而还新。之后，当客户要求时，则所有初始档案被拷贝至闪存(方块815)。这些档案可能包括自动执行图像或可执行的档案来应用在储存在测试主机的预先拷贝目录(Precopydirectory)中(方块819)。之后，从DUT读回储存数据，并存到测试主机硬盘装置中用在测试与将来参考用(方块816)。图11的左部分包括一用在还新的选择性程序，例如储存在动态句柄的快闪时间。起初，有些参数会受到改变，例如，由于在测试程序中闪存类型的改变，所以可能需要确认如测试操作者密码是否正确输入，确认受还新的快闪时间是否被输入。然，假若图11的过程被连续用来测试具有相同快闪装置的DUT,则不需要进行图ll的左边的选择性过程，这是因为程序保有测试用的正确参数。参照图ll的左部分，在进行低阶格式化后，使用闪存软件组态，闪存组态开始在检查操作者所输入的预存密码(方块805)。闪存软件组态是受限于有权限人员(例如装置制造商)，而没有密码的无权限人员则会受到系统拒绝而无法使用。一旦正确的密码受到确认，软件将会等待操作者输入指令(方块805A)。闪存是由许多不同的供货商所生产，与具有许多不同参数设定，因为内存容量从每个供货商持续增加。软件组态的第一步骤是辨识用在目标DUT的特定闪存(方块806)。为了使组态程序健全，闪存类型的顺序是事先被程序化以达到弹性目的(方块807),且使用者可以还新此顺序，且为便于修改，所有的还新信息是显示在装置监视器上(方块808)，然后变还是存入档案中以便于日后参考。图12(A)与图12(B)分别是显示双重路线(dualchannel)与单一路线(singlechannel)的缺陷闪存芯片操作的简化示意图。图13(A)与图13(B)是描述相关闪存组态的方块图。当有双数量的闪存芯片与装置整合，这两个选择就可以受到应用单一路线或双重路线操作。如图12(A)所示的双重路线操作，从控制器214将数据总线分成两部分数据线数据[7:0]是连接至闪存芯片组215-1，数据线数据[15:8]是连接至闪存芯片组215-2，其中两个内存都分享同一个控制器地址与控制总线90。如第12(A)所示的双重路线操作的优点就是速度快，因为数据总线变成二倍。如图13(A)所示，单一路线操作的缺点就是在闪存芯片的任一边的不良区块(badblock，BB)区域一般是不对称的，但因为地址与控制总线连接在一起，对称操作导致产生不良区块而减少可使用的良好区块容量。两组快闪芯片的地址也受到错开，为了反应数据总线的连接。图12(B)显示单一路线操作，其中两个内存组215-1A与215-lB连接至数据线数据[7:0]。在单一路线操作，实体地址范围是连续的，如图13(B)所示，没有如图13(A)所叙述的双重路线操作的导致不良区块情况。据此，单一路线操作的可使用的容量是比双重路线操作多，预备区域并扩大以抹除由不良区域预留目的所导致的缺失。惟，单一路线操作的缺点是操作速度比较慢，因为只有使用8个总线路线数据[7:0],而不是双重路线操作所使用的16个数据总线路线。然，因为具有高不良区块比例的快闪芯片増加，如近来大量快闪芯片的生产，所以最好是采用单一路线操作。图14是根据本发明显示储存在每一USB装置的不同内存领域中的信息与参数设定的方块图。所有的参数可以受操作者改变，且分成两个类别装置信息与组态信息。装置信息储存在每一装置IOB，位于如图IO的上方区域的区块(领域)中。方块905包括最大装置容量(例如256MB)。方块901包括由装置制造商所建立的装置容量(例如一个具有256MB最大容量的装置，有效装置容量可设定在250MB,剩下的6MB是保留给不良区块管理)。方块902包括闪存部分使用，例如，制造商的部分号码是由三星(Samsung)或英飞凌(Infineon)所建立(例如三星的K9K8G08U0M的1Gbyte闪存装置)。方块903包括一闪存ID信息，其经由快闪初始指令地址90H读取且用在决定闪存装置是否正确，因为有些闪存具有不同时间性质^f旦享有同一ID码。为了允许终端客户容易进入不同NAND快闪时间规格，故提供这个特征以助在快闪ID的调整。方块卯4包括在特定装置10B所使用的快闪芯片数目。在USB装置的格式化/测试与接续修改期间，方块卯5A、905B与905C储存使用的不同密码。因为操作者密码对于控制制造过程而言是非常重要的，且为维持测试质量，密码修改(方块905B)与确认(方块905C)对于MIS控制测试程序的正式取用是很关键的。装置10B的组态信息是公开在图IO的装置信息下方的方块图中。方块卯6包括生产线号码(productionlinenumber)信息，用在生产控制信息的操作者ID号码。方块907包括预先扫瞄快闪类型信息，其包含不同扫瞄闪存的方法(抹除/读取/写入)，一快速跳回区块检验值(skipbackblockvalue)(方块907A)，一所有区块的全扫瞄值(方块907B)，一扫瞄良好区块而略过受制造商所植入不良区块标记值(方块907C)。对于那些使用闪存组件的装置，是推荐全扫瞄，重新建立不良区块清单(bad_block—list)(方块907B)。方块卯8包括主要序号(serialnumber,S/N),方块908A包括此特定装置的初始S/N，具有方块908B的还新序号信息，且不论序号是使用事先设定的数列或是随机产生的(即序号可以增加或减少，也可以任意由操作者输入而产生(例如软件呼叫一随机号码产生器与一种子参数(例如主机测试器时间/日期))以确保其随机性)，主要原理就是对于根据USB规格的每一个装置，序号需要不一样。方块卯9包括装置的电流规格与限制(例如装置的最大电流用量)，其中装置超过这个数目就是一种装置失败的指示(例如500ma是列在USB装置的最大特定电流)。方块910包括装置LED灯在不同条件下的一时间间隔与亮度值，与用在告知操作者操作状态(例如，当测试中断或成功或装置是闲置或使用中)。方块917包括正确控制器的供货商/产品ID号码，用在允许测试/格式化过程(即装置具有不匹配的供货商/产品号码存在此范畴，一开始就会受到测试/格式化系统拒绝)。方块911包括供货商名字与产品内文译码信息，方块912A包括产品串行名字(stringname)与版本信息。方块913储存一统计值，表示在测试产品在线所测试的产品的通过/失败测试数目(方块913A是用在重设此数值)，方块915包括一测试产品线的最大测试数目，因为测试是由一特定操作者初始设定，这个信息用在提供操作者有用的统计信息。方块919包括闪存的最大预备比例(reservedration)(即为了日后操作目的，不良区块配置所需的预备内存数)。方块921包含一写入保护开关(开或关)，方块920A包括一容量分配数，用以纪录闪存在储存时，可分配至多个不同区域，以达到数据分类的目的。方块920储存起始容量标记(volumelabel),例如D:(E:,F:，以此类推)。最后，方块920包含每一装置对应每一插槽的BIN号码，且这个信息是用在当装置在测试/格式化过程失败时公开一错误码。因为多层单元(Multi-level-cell,MLC)闪存与大小相同的单层单元闪存比较起来，具有还大的储存密度，所以MLC闪存愈来愈受到欢迎。根据本发明的部分实施例，上述所叙述的技术是可以应用在大量生产MLC闪存或对MLC闪存的生产测试。有关MLC闪存的较详尽的资料可以参考上述内容与美国专利申请号11/737,336,其中美国专利申请号11/737,336是让渡给本申请案的一相同受让人。图15是4艮据本发明的一实施例，显示一MLC记忆单元(CELL)的多层电压感应，如图15中所显示的系统可以及上述技术一起使用。一闪存芯片具有快闪记忆单元(flashcell)数组，以行(row)、歹'Kcolumn)方式设置，且根据地址的一行部分与地址的一列部分选择快闪记忆单元数组。地址可由记录器(sequencer)依放进闪存芯片的区域地址或页地址产生。地址的一第三部分是有效地选择MLC记忆单元内的位。参照图15，控制引擎1052接收地址并在已选定的行、列交叉处选择一个或多个快闪记忆单元。MLC地址传送至解译逻辑器(translationlogic)1060，使每一记忆单元产生多个位。根据控制逻辑1052的MLC地址，对解译逻辑器1060所输出的每一记忆单元的位中，挑选一个或多个位。一般而言，8个或还多快闪记忆单元是受平行的8个或还多位线所读取与感应，或是受8个或还多个解译逻辑器1060的副本所读取与感应，但只有位划分^皮显示。位线1058受上拉(pullup)1056先充电，被选定的快闪记忆单元1054是在被选定的行与列的交叉处，且快闪记忆单元1054具有一栅极电压VG,其是在通道打开时受施加，取决在快闪记忆单元1054的状态。不同的状态可能^皮程序化至快闪记忆单元1054，每个状态在快闪记忆单元1054的浮动斥册极上储存了不同数量的电荷，因此每个状态造成不同大小的通道电流流经快闪记忆单元1054,从位线1058至接地端。可调变电流流经快闪记忆单元1054，结合上拉电流从上拉1056而形成一分压器。位线1058上的电压因此随着被程序化至快闪记忆单元1054中的状态而改变。位线1058是作为比较器1030-1040的反相输入端(invertinginput),非反相输入端对比较器1030-1040而言是参考电压，此参考电压是由参考-电流产生器1041-1051所产生的。由参考-电流产生器1041-1051所产生的电压是受控制引擎1052所控制，并回应这些用在感应四个记忆单元状态的参考状态电压、较高状态电压、较低状态电压。由参考电压产生器1041-1051所产生的电压是连续的高电压，所以位线电压超过较低的参考电压，清除较低状态比较器的输出，而当位线电压无法超过较高的参考电压，则使得较高状态的参考电压输出是维持原设定。从输出O的比较器30-40过渡到输出1的比较器1030-1040的位置是指出位线1058的感应电压。例如，当比较器输出O与比较器输出1,比较器1037与1038发生0至1的过渡。施加电压IU2至比较器1037，与施加电压IR3至比较器1038。位线1038的电压是位于IU2与IR3之间，是读为状态3(01)。解译逻辑器1060从比较器1030-1040接收11个比较器输出，并侦测从O过渡到1的位置。解译逻辑器1060产生数个输出，例如读取数据位(readdatabit)Dl、DO,其是2位，用以对从记忆单元中所读取的状态译码。一4位MLC将会有一解译逻辑器，其输出四个读取数据位D3、D2、Dl、DO。从解译逻辑器1060的其它输出在记忆单元程序化期间是有用的。在程序化期间，记忆单元緩慢地被充电或被放电，故在位线1058上的电压改变。一旦所需的数据从数据-读取输出Dl、DO读取出，工作停止。然，为确保足够的噪声界线(noisemargin)，位线电压应所述的是在较高与较低状态电压之间，例如VL2与VU2之间，而并非是在相邻的读取-参考电压之间，例如VR2与VR3之间。当位线电压是在VR2与VL2之间，启动under-program输出，当位线电压是在VU2与VR3之间，启动over-program输出。当位线电压是在VL2与VU3之间，则啫卩不启动under-program输出与over-program输出。当一所欲的记忆单元值已达到，也可以启动小于或等于的输出。位选择输出小于或可以供应写入数据至解译逻辑器1060以允许小于或等于的输出至目标逻辑状态。解译逻辑器1060可作为一真值表(truthtable)。因为参考电流流经电阻而产生一参考电压，所以当比较器1030-1040是电流比较器，参考-电流产生器1041-1051可以产生参考电流或参考电压。图16显示一可程序化的连续参考产生器与操作放大器。电压参考产生器1120产生一较高的参考电压施加在较上方的操作放大器1161与电阻器1101。校正緩存器(calibrationregister)1122可以程序化至不同数值以调整电压参考产生器1120所产生的最高参考电压值。对一连串的电阻器1101-1111施加较高参考电压，构成一分压器(voltagedivider)至接地端。每个电阻器1101-1111的电阻值可以一样大，所以较高参考电压与接地端的电压差可分成11个相同的电压分段，产生ll个分电压。或者，每一电阻1101-1111可以具有一不同的可程序化数值以提供还多的电压控制。从电阻器1101-1111的每一个分压施加在其中一个操作》文大器1161-1171的非反相输入端(+),每个操作放大器1161-1171的输出端与反相输入端是连接在一起以达到高效益。反相输出端经由4妄地电阻1181-1191连4妄至"l妻地端，其中接地电阻器1181-1191具有相同的电阻值。每一个4喿作放大器1161-1171产生一参考电压，其等于施加在非反相输入端的分压。因此产生ll个参考电压，其所具的电压值是稳定增加。这些参考电流对应图15的参考-电压产生器1041-1051所产生的参考电流。当读取快闪记忆单元期间有发生数据错误，与位线电压比较的参考电压会受到调整以试着回复快闪记忆单元内的数据。例如，漏损(leakage)可能减少储存在快闪记忆单元浮动4册极内的电荷，造成太多电流流经-故选定的快闪记忆单元1054信道(图15)。因此，位线电压下降。校正緩存器1122可以重新被程序化以减少电压参考产生器所产生的最高参考电压，降低所有施加在操作放大器1161-1171的参考电压。位线电压现在可能落在正确参考值中，允许数据在没有超过最大容许ECC错误数下受到读取。校正緩存器1122可以逐渐改变直到受读取的数据都无误为止。ECC字节可以用在侦测错误，所以当ECC检查器报告出错误很少或没有错误时，参考-电压调整可以停止且读取数据。区块可以重新分配。图17是一MLC在写入或抹除操作时的降级(downgrading)流程图。当写入或抹除操作期间发生错误，步骤1202，在读取或低活动期间，ECC检查器标记出太多^l普误，则启动此降级流程。内存位(bits-per-cell)指示器从区块或特别区块的多余区域读取，步骤1204。当内存位指示器已经是每记忆单元1位，步骤1206,记忆单元会先降级至最小密度，而错误仍在发生，降级是不成功的。步骤1208，通过清除在多余区域的不良区块字节(Byte)中的位，标记区块为不良区块，所以这个区块现在已经从日后的使用移除。步骤1210,假若需要的话，可以选择另一区块来操作。当区块具有其内存位指示器来设定每一记忆单元的2个或还多位，则区块之后可以降级。步骤1214,从区块多余区域之内存位指示器所读取的位/记忆单元数目是减少至下一个较低的程度，例如从每个记忆单元的4位(4位/记忆单元)下降至每个记忆单元的3位(3位/记忆单元)。区块的大小可能减少，或区块的安排可能改变以配合每个记忆单元的位所减少的数目。例如，从4位/记忆单元至3位/记忆单元，区块大小可以切成一半。在降级后，区块的页可以具有一半的逻辑分割器数目。步骤1216，将被减少的位/记忆单元写入至内存位指示器，以降级区块。写入或擦拭操作之后可以在降级区块上重新被执行。当降级流程因读取错误超过而受致动，则一旦数据已被读取且重新配置到另一区块，区块可以被抹除。图18是使用ECC字节与通过调整电压参考值来读取错误修正的流程图。读取错误可通过检验被读取数据至ECC字节而受侦测。例如，从数据与ECC字节所产生的非零症状可以发出错误产生的信号，与发出错误的位位置与错误校正的信号。步骤1220,当一读取错误被侦测到，致动此流程。步骤1222，当错误的数目与位置是允许使用ECC字节来校正错误，之后可以使用ECC字节修正读取错误，步骤1242。步骤1230,数据可以重新被配置在另一区块，利用内存位指示器使方块抹除与选择性受降级。可校正错误的数目是一固定数目，例如一ECC极限或随错误位置改变，例如一字节中的任意3位，或任一串4个不良位。ECC极限也可被任意设定，或设为一较低的可修正值，但仍旧有令人不快，表示应所述的被降级的区块，即使其错误是可修正的。在步骤1222,当错误的数目超过ECC极限时，ECC机制并无法修正所有的错误，故数据可能会遗失。因此，通过调整与位线电压比较的参考电压位准，来企图回复遗失的数据。在步骤1224,校正緩存器1122是写入新数值数据以使电压参考产生器1120产生一较高的参考电压。这使得所有的参考电压一连串的渐渐增加。在步骤1226,使用这些较高的参考电压读取区块中的数据。之后，并使用ECC字节检查数据是否有错误。在步骤1228,当错误数目减少至ECC极限以下，提高参考电压是成功的。在步骤1232,ECC字节可以用在修改所有剩下的错误。在步骤1230,然后数据重新安置至其它区块。这个区块可以通过图17的呼叫降级流程而降级。当储存在快闪记忆单元的负电荷数量增加时，有时增加参考电压是成功的。且，负电荷增加是由于从读取或程序化相邻记忆单元所产生的记忆单元扰动造成。超过的负电荷需要较高的栅极电压来弥补，所以提高参考电压是有效的。在步骤1228，当错误的数目仍超过ECC极限时，则之后提高参考电压并不会成功。其中，可以通过重复步骤1224-1228(图中未示)几次来提升参考电压。当提高参考电压却无法回复数据时，可以降低参考电压。在步骤1234，图16的校正緩存器1122是写入新数值数据以使电压参考产生器1120产生一较低的参考电压。这使得所有的参考电压一连串的渐渐降低。在步骤1236,使用这些较低的参考电压读取区块中的数据。之后，并使用ECC字节检查数据是否有错误。在步骤1238，当错误数目减少至ECC极限以下，降低参考电压是成功的。在步骤1242，ECC字节可以用在修改所有剩下的错误。在步骤1230,然后数据重新安置至其它区块。这个区块可以通过图17的呼叫降级流程而降级。当储存在快闪记忆单元的负电荷数量减少时，有时降低参考电压是成功的。且，漏损(leakage)可以造成负电荷减少。减少的负电荷造成多余的通道电流流经被选定的记忆单元以响应一固定4册极电压。多余的信道电流造成位线电压比往常电压低，因此参考电压必须降低以弥补记忆单元漏损。在步骤1238，当错误的数目仍超过ECC极限时，则之后降低参考电压并不会成功。其中，可以通过重复步骤1234-1238(图中未示)几次来降低参考电压。然，当数据错误数目没有下降至ECC极限以下，则表资料遗失。在步骤1240，发出一个不能回复数据错误的信号。上述过程的还详细的信息可以同时参考美国专利申请号11/737,336号。根据某些实施例，MLC闪存可使用在具有双重性USB插头的USB装置上，可支持多个通讯接口，也就是双重性。图19A-图19C是根据本发明的一实施例，显示具有多重性质的USB扩充插头的透视图。参照图19A,USB扩充插头显示在完整图1301与分解图1302中。在一实施例中，USB扩充插头1300包括一壳体或外壳1303与一USB连接器基板1304，其中USB连接器基板1304可插入壳体1303中，且壳体1303是金属制的，也就是金属壳体。连接器基板1304包括一第一终端与一第二终端，其中第一终端具有复数个金属指或短小突出部(tab)1305，第二终端包括复数个电子接触接脚1307。在一特定实施例中，接脚1307具有9个接脚。连接器基板1304还包括一个或多个弹簧1306，用在当其它USB连接器插入至USB扩充插头的开口中，对另一USB连接器提供压力而与接触指1305具有实质接触。在一实施例中，接触指1305可位于连接器基板1304的一上表面上，其它接触指(图中未示)可以位于连接器基板1304的一下表面上。例如，接触指1305与标准USB规格相符，其它接触指可设计成及其它接口相符，例如PCIExpress或IEEE1349规格接口。所以，USB扩充插头1300可用在复数个不同通讯接口，也就是双重性。关于具有双重性的USB扩充插头的还详细的信息可在上述的申请案或专利案中找到，例如美国专利号7,021,971与美国专利申请号11/864,696,故可一并参考。现在请参照图19B，USB扩充插头1300可以连接至PCBA，其中PCBA具有一内存装置与一用在控制内存装置之内存控制器。如图19B的上方俯视图1308、侧视图1309、下方俯视图1310所示，USB扩充插头1300连接至PCB基板1311,例如通过焊接接脚1307在PCB基板1311上。此外，一内存装置，如闪存装置可位于PCB基板1311的一表面上，一内存控制器，如快闪控制器则位于其它表面。在本范例中，内存装置1315是位于PCB基板1311的底部表面1313上，内存控制器1314是位于PCB基板1311的上方表面1312上。在一实施例中，内存装置1315可以是一MLC兼容内存，内存控制器1314则可以是一MLC兼容内存控制IC。根据另一实施例，对于第19(A)-19(B)图所叙述的技术也可应用在闪存与快闪控制器是整合在单一封装上，如第19(C)图所显示的板上芯片(chiponboard,COB)封装。参照图19C,一COB封装1316可是一种MLC封装，可位于如PCB基板1311的上表面1312上，其中COB封装1316可通过一个或多个位于COB封装1316表面上的接触指(contactfinger)1317连接(例如焊接)。图20A与图20B是根据本发明的一实施例，显示具有多重性质的USB扩充插头的透视图。参照图20A，USB延伸插头是显示在完整图1401与分解图1402中。在一实施例中，USB扩充插头1400包括一壳体或外壳1403与一USB连接器基板1404，其中USB连接器基板1404可插入壳体1403中，且壳体1403是金属制的，也就是金属壳体。连接器基板1404包括一第一终端与一第二终端，其中第一终端具有复数个电子接触指或短小突出部(tab)，第二终端包括复数个电子接触接脚1407。在一特定实施例中，接脚1407具有一第一列与一第二列，其中第一列具有5个接脚，第二列具有4个接脚。连接器基板1404还包括一个或多个弹簧1406，用在当其它USB连接器插入USB扩充插头的开口中，对另一USB连接器提供压力而与接触指1405具有实质接触。在一实施例中，类似在USB扩充插头1300,4妻触指1405可位于连接器基板1404的一上表面上，其它接触指(图中未示)可以位于连接器基板1404的一下表面上。例如，接触指1405与标准USB规格相符，其它接触指可设计成及其它接口相符，例如PCIExpress或IEEE1349接口规格。所以，USB扩充插头1400可用在复数个不同通讯接口，也就是双重性。现在请参照图20B,USB扩充插头1400可以连接至PCBA，其中PCBA具有一内存装置与一用在控制内存装置之内存控制器。如图20B的上方俯视图1408、侧视图1409、下方俯视图1410所示，USB扩充插头1400连接至PCB基板，例如通过焊接接脚1407在PCB基板上。如在侧视图1409所显示的例子中，接脚1407的第一行可焊接在PCB基板的一上表面上，第二行可焊接在PCB基板的一下表面上，反的也然。此外，一内存装置，如闪存装置可位于PCB基板的一表面上，一记体控制器如快闪控制器则可位于PCB基板的其它表面上。在本范例中，类似在图19A-图19B所示，一内存装置是位于PCB基板的底部表面上，内存控制器是位于PCB基板的上方表面上。且，内存装置可以是一MLC兼容内存，内存控制器则可以是一MLC兼容内存控制IC。同样地，根据再一实施例，对于图20A-图20B所叙述的技术也可应用在闪存与快闪控制器是整合在单一封装上，如图20C所显示的COB封装。也可用其它种形式的封装。图21A-图21I是显示USB扩充连接器与具有金属接触接脚的插槽的实施例，其中金属接触接脚是位于接脚基板的上表面与下表面。请注意如图21A-图21I所示的实施例，是可与前述的任何实施例接合。参照图21A,扩充连接器具有塑料壳体2176以供使用者要插入连接器插头至插槽时握住。接脚基板2170供四个金属接触接脚2188位于其上表面，其中基板2170是绝缘材，如陶资、塑料或其它材质。金属引脚(lead)或导线可以通过接脚基板2170以连接金属接触接脚2188至位于塑料壳体2176内用在连接周边装置的导线。5个背面金属接触接脚2172是位于接脚基板2170的底部，接近连接器插头的末端。背面金属接触接脚2172是额外的接脚，用在扩充信号，如PCIExpress信号。金属引脚(lead)或导线可以通过接脚基板2170以连接金属接触接脚2172至位于塑料壳体2176内用在连接周边装置的导线。在某些实施例中，金属盖体2173是一矩形管体，环绕着接脚基板2170与具有一开口端。一位于接脚基板2170底部的金属盖体2173上的开口是容许背面金属接触接脚2172受到暴露。图21B显示一USB扩充插槽，其具有4个金属接触接脚位于接脚基板的上表面，5个金属接触接脚位于接脚基板的下表面。接触基板2184具有4个金属接触接脚2186形成在一底面上，此底面是面向供连接器的接脚基板2170插入的凹槽。接脚基板2184也具有较低的基板延伸部2185,具有一L形状的接脚基板，这是现有USB插槽所没有的。5个金属接触接脚2180是位于一较低的基板延伸部2185,靠近凹槽的开口端。一凸块(bump)或弹簧可形成在金属接触接脚2180上，例如通过弯折平坦的金属接脚。这个凸块容许金属接触接脚2180接触背面的金属接触接脚2172,其位于连接器的接脚基板2170。凹槽是由接脚基板2184的底面、较低的接脚基板2185的上表面与接脚基板2184的背面连接较低基板延伸部2185所形成的。金属盖体2178是金属管体，覆盖接脚基板2184与较低的基板延伸部2185。USB连接器的金属盖体2173填充位于金属盖体2175与接脚基板2184上边、侧边之间之间隙。安装接脚(mountingpin)2182可形成在金属盖体2178上来安装USB插槽至PCB或底架上。图21C显示接脚基板2184的底面，以供金属接触接脚2186位于其上。这四个接脚带有现有USB的不同信号、电力、接地，并与位于接脚基才反2170上表面的USB连接器的金属接触接脚2188接触，如图21D所示。USB接触器具有5个背面金属接触接脚2172位于接脚基板2170的底部表面上，排设方式如图21D所示。这些接脚2172与扩充的金属接触"l妄脚2180接触，如图21C所示排设在较低的基板延伸部2185上。这5个扩充接脚带有扩充信号，如PCIExpress信号。图21E显示具有9接脚的USB连接器插头插入9接脚的USB插槽中。当完全插入后，接触基板2170的末端安装在接脚基板2184与USB插槽的较低基板延伸部2185之间。在连接器的接脚基板2170的上表面上，金属接触接脚2188与插槽接脚基板2184的四个金属接触接脚2186接触。位于接脚基才反2170底面的背面金属接触接脚2172是与较低基板延伸部2185的上表面的延伸金属接触接脚2810接触。因为背面金属接触接脚2172有凹进去而不会与现有USB插槽的金属盖体2138接触。图21F显示连接器未插入USB插槽前，标准的4接脚USB连接器与扩充的9接脚USB连接器的示意图。当完全插入时，就如图21G所示，连接器接脚基板2134的末端插在插槽接触基板2134的下方。在连接器接脚基板2134的上表面处，金属接触接脚2132与插槽接脚基板2184的四个金属接触接脚2186接触。因为标准4接脚的USB连接器只具四个接脚2132，故插槽接脚基板2185的上表面的接触接脚与USB连接器没有电性接触。图22A-图22I显示USB连接器与插槽的第二实施例示意图，具有金属接触接脚位于接触基板表面的其中之一。图22A显示一扩充9接脚的USB连接器插头具有四个金属接脚与五个扩充金属接脚在接脚基板的上表面。图22A中，连接器具有塑料壳体2196以供使用者要插入连接器插头至插槽时握住。接脚基板2190供金属接触接脚2200、2201位于其上表面，其中基板2190是绝缘材，如陶瓷、塑料或其它材质。金属引脚(lead)或导线可以通过接脚基板21卯以连接金属接触接脚2200、2201至位于塑料壳体2196内用在连接周边装置的导线。接脚基板2190的长度是比接脚基板2134的长度L2长。增加的长度可为2-5毫米，末端金属接脚2201是大部分位于超过L2的延伸区域中。金属盖体2193是矩形管体，环绕着接脚基板2190且具有一开口端。图22B显示一扩充插槽，具有四个金属接触接脚与五个扩充金属接触接脚位于接脚基板表面的其中之一上。接脚基板2204具有金属接触接脚2206、2207形成在一朝向凹槽的表面上，此凹槽是供连接器的接脚基板2190插入。接脚基板2204不需要图21B的较低的基板延伸部，但可以如图所示具有L形状。金属盖体2198是一金属管体，覆盖着接脚基板2204且有位于下方的开口。USB连接器的金属盖体2193插入金属盖体2198与接脚基板2204上边、侧边之间之间隙。安装接脚2202可以形成在金属盖体2198上以安装USB延伸插槽至PCB或底架上。图22(C)显示一扩充9接脚的USB连接器插头插入9接脚的插槽。形成在插槽的接脚基板2204的底面的金属接触接脚2207与2206，分别与位于接脚基板2190的金属接脚2201与2202接触。图22(D)显示插槽接脚基板2204的底面，可供金属接触接脚2206、2207位于其上。主要的金属接触接脚2206是在第一排的五个接脚，最靠近插槽开口。次要的金属接触接脚2207是在第二排的四个接脚，离插槽开口最远次要的金属接触接脚2207包括四个USB接脚。主要的金属接触接脚2206包括扩充接脚，用在支持其它接口规格，例如PCI-Express。当USB连接器完全插入USB插槽时，接脚基4反2190的末端插在USB插槽的接触基板2204下方的凹槽。在连接器接脚基板2190的上表面处，金属接触接脚2200与插槽接脚基板2204的六个主要金属接触接脚2206接触，位于接脚基板2190上表面末端的金属接触接脚2201与位于接脚基板2204向下表面上的次要扩充金属接触接脚2207接触。图22(F)显示一扩充的9接脚连接器在未插入一标准4接脚USB插槽前的示意图。当完全插入时，如图22(G)所示，接脚基板2190的末端插入插槽接脚基板2142的下方。在连接器接脚基板2190的上表面，末端金属"l妄触接脚2201的第一、第三、第四、第六个与插槽接脚基板2142的四个USB金属接触接脚2144接触。在接脚基板2190上表面的最后一排的金属接脚2200与插槽金属盖体2138或任何金属接触接脚没有接触，因为他们位于连接器接脚基板2190太后面的位置。因此只有四个标准USB接脚(金属接触接脚2144、2201)可以电性接触。图22H显示一标准4接脚USB连接器在插入一扩充的9接脚USB插槽前的示意图。当完全插入时，如第22(I)图所示，连接器接脚基板2134的末端插入插槽接脚基板2204的下方。在连接器接脚基板2134的上表面，金属接触接脚2132与插槽接脚基板2204的第一、第三、第四、第六个的四个主要金属接触接脚2206接触。在基板2204的次要金属接触接脚2207与接触器金属盖体2133没有接触，因为扩充的USB插槽的深度比现有技艺的USB连接器的长度大。因此只有四个标准USB接脚(金属接触接脚2132、2206)可以电性接触。如第22(F)-22(I)图所示，扩充的9接脚USB连接器插头、插槽与标准现有4接脚USB插槽、USB连接器插头电性连接与机械方面相符。以上所述仅为本发明的较佳实施例，对本发明而言仅仅是说明性的，而非限制性的。本专业技术人员理解，在本发明权利要求所限定的精神和范围内可对其进行许多改变，修改，甚至等效，但都将落入本发明的保护范围内。权利要求1.一种格式化/测试通用序列总线装置的方法，其特征在于其是利用一含有计算系统的测试主机实现的，所述的方法是包括耦接复数USB装置至所述的测试主机，每一所述的USB装置包括一快闪控制器与至少一个闪存装置，其中每一所述的USB装置包括一扩充的USB连接器插头，耦接一印刷电路版装置或耦接一板上芯片，其具有至少一个闪存装置与快闪控制器，其中所述的扩充USB连接器插头包括一扩充接脚基板，具有一扩充长度，其大于或等于标准USB连接器插头的接脚基板的标准长度；复数插头的标准金属接触接脚，位于所述的接脚基板上，所述的扩充USB连接器插头的标准接脚基板插入标准USB插槽的一凹槽内，标准金属接触接脚与所述的插头标准金属接触接脚实质电性接触；与复数插头扩充金属接触接脚位于所述的扩充接脚基板上，所述的扩充USB连接器插头的所述的扩充接脚基板插入扩充USB插槽的一凹槽内，使位于所述的扩充接脚基板上的所述的插头扩充金属接触接脚与位于所述的扩充USB插槽上的插槽扩充金属接触接脚实质电性接触；从每一所述的USB装置读取至少一控制器端点描述符值，核对每一所述的USB装置的所述的控制器端点描述符值是与储存在所述的测试主机的描述符值相配；与对具有一有效端点描述符值的每一所述的USB装置格式化/测试，通过以管线方式将预定数据写入至闪存装置内，之后从所述的闪存装置内读取所述的预定数据，将受读取的所述的预定数据与存在所述的测试主机的已知良好数据值比较。2.根据权利要求1所述的格式化/测试通用序列总线装置的方法，其特征在于还包括安装一USB驱动器至所述的测试主机，指示所述的计算机系统一旦侦测所述的USB装置就阻止标准的USB注册流程。3.根据权利要求1所述的格式化/测试通用序列总线装置的方法，其特征在于还包括设置所述的USB装置，使所述的USB装置连接至一面板。4.根据权利要求3所述的格式化/测试通用序列总线装置的方法，其特征在于在所述的USB装置连接至所述的面板之前，还包括单一化所述的面板，或在连续格式化/测试所有所述的USB装置后，单一化所述的面板。5.根据权利要求1所述的格式化/测试通用序列总线装置的方法，其特征在于从每一所述的USB装置读取所述的控制器端点描述符值的步骤，其括读取至少一组态描述符值、一大量储存类别码值、一供货商辨识值与一产品辨识值。6.根据权利要求1所述的格式化/测试通用序列总线装置的方法，其特征在于还包括显示一相对应的有色旗标在所述的测试主机的一监视器上，以核对存在每一所述的USB装置的所述的控制器端点描述符值是与所述的储存的描述符值相配。7.根据权利要求1所述的格式化/测试通用序列总线装置的方法，其特征在于在所述的格式化/测试步骤中，其包括扫瞄储存在所述的闪存装置的不良区块数据，以及核对每个闪存装置的储备储存容量是等于一预定大小。8.根据权利要求1所述的格式化/测试通用序列总线装置的方法，其特征在于在所述的格式化/测试步骤中，其包括写入至少两不良区域数据副本至所述的闪存装置的预定区块中，其中所述的不良区域数据是辨识在所述的闪存装置上的不良区块。9.根据权利要求1所述的格式化/测试通用序列总线装置的方法，其特征在于所述的闪存装置包括复数个非挥发性记忆单元，其为一单一层单元类型或一多层单元类型。10.根据权利要求1所述的格式化/测试通用序列总线装置的方法，其特征在于所述的测试/格式化包括写入至少一句柄数据与启动码数据，或写入使用者所提供的数据，或写入还新序号、日期码、产品版本码数值至所述的闪存装置的预定区块中。全文摘要本发明为一种大量测试/格式化过程，提供给基于通用序列总线(USB-based)的电子数据快闪卡(USB装置)，以满足电子数据快闪卡日益增加的需求。一测试主机同时耦接至复数个USB装置(例如一具有多端口的卡片阅读机或探针卡具)，从每一USB装置读取一控制器端点值，且利用一已知良好值确认此控制器端点值，然后，对每个USB装置进行测试/格式化，用管线方式对每个USB装置写入预定数据。在一实施例中，测试主机利用特定的USB驱动器在侦测到复数USB装置时，会阻止标准USB注册程序。句柄与/或启动码数据写入至闪存装置内(即不是写入控制器ROM中)。文档编号G11C29/56GK101409111SQ20081008778公开日2009年4月15日申请日期2008年3月31日优先权日2007年10月11日发明者周圭璋,李威若,沈明祥,马治刚申请人:智多星电子科技有限公司