专利名称：多芯片模块的制作方法
技术领域：
本发明是关于多芯片模块，特别是关于包含串行闪存裸芯片(serial flash die) 的多芯片模块的芯片故障分析。
背景技术：
多芯片模块(multi-chip module, MCM)是专用电子元件(specialized electronic package)，其中，多个集成电路(integratedcircuit，以下简称IC)或半导体 裸芯片(semiconductor die)被封装于一体使其作为单一 IC使用。因为多芯片模块包含多 个元件芯片(component chip)，故多芯片模块的故障可由任何一个元件芯片的故障引起。 为确定芯片故障源，多芯片模块的故障分析必须识别出故障多芯片模块的哪个元件芯片有 缺陷。 举例来说，串行闪存是多芯片模块的通用元件芯片中的一个。因此，包含串行闪存 的多芯片模块的故障分析是多芯片模块制造商的必要职责。请参考图1，图1是包含串行闪 存裸芯片120的传统多芯片模块100的方框图。除串行闪存裸芯片120夕卜，多芯片模块100 还包含主裸芯片(例如，微处理模块或数字信号处理模块)110。串行闪存控制器112通过 四条跨接线141 144访问串行闪存裸芯片120。 四条跨接线141 144将主裸芯片110耦接至串行闪存裸芯片120。跨接线144 为串行闪存裸芯片120提供芯片选择信号。跨接线143为串行闪存裸芯片120提供串行闪 存控制器112产生的时钟信号。跨接线142将主裸芯片110的输出数据引脚(pin)PAD_D0 耦接至串行闪存裸芯片120的输入数据引脚SF—DI，以提供由主裸芯片110至串行闪存裸芯 片120的数据传输路径。跨接线141将串行闪存裸芯片120的输出数据引脚SF—D0耦接至 主裸芯片110的输入数据引脚PAD—DI，以提供由串行闪存裸芯片120至主裸芯片110的数 据传输路径。 传统方法仅可判断多芯片模块100是否有故障，而不可确定多芯片模块的故障 源。多芯片模块100的故障可由两个因素引起。其一，若主裸芯片110运行正常，有缺陷的 串行闪存裸芯片120可引起多芯片模块100的故障。其二，跨接线141 144的故障也可 引起多芯片模块100的故障。因此，多芯片模块100故障分析的完整方法不仅须判断多芯 片模块100是否有缺陷，还须判断芯片的故障源是键合故障(bonding failure)还是串行 闪存裸芯片的缺陷。因此，设计用于自动故障分析的多芯片模块是必须的。
发明内容
为解决以上技术问题，本发明提供了一种多芯片模块，其可用于自动故障分析。
本发明提供一种多芯片模块。包含串行闪存裸芯片及主裸芯片。主裸芯片耦接至 串行闪存裸芯片，主裸芯片包含内建自测试控制器及串行闪存控制器。内建自测试控制器 产生写命令以将第一数据写入串行闪存裸芯片的存储器位置，产生读命令以从串行闪存裸 芯片的存储器位置读出第二数据，以及比较第二数据与第一数据，以判断存储器位置是否
4有缺陷，产生串行闪存裸芯片的失效地址信息。串行闪存控制器耦接至内建自测试控制器， 根据写命令及读命令访问串行闪存裸芯片。 本发明还提供一种多芯片模块，耦接至外部测试机，包含串行闪存裸芯片及主裸 芯片。当旁路测试模式被使能时，主裸芯片将外部测试机产生的多个第一信号转送至串行 闪存裸芯片，以及当旁路测试模式被使能时，将响应第一信号的至少一个第二信号转送至 外部测试机，其中，当旁路测试模式被使能时，第一信号及第二信号旁路所有元件电路，以 在外部测试机及串行闪存裸芯片之间直接传输。 本发明还提供一种多芯片模块，包含串行闪存裸芯片及主裸芯片。串行闪存裸芯 片包含根据多个输入信号产生输出信号的逻辑单元。主裸芯片通过多个跨接线耦接至串行 闪存裸芯片，通过跨接线发送输入信号至逻辑单元，以及根据输出信号的正确性判断跨接 线是否失效。 本发明提供的多芯片模块，可通过判断多芯片模块的故障源，来促进多芯片模块 的制造及质量控制。
图1是包含串行闪存裸芯片的传统多芯片模块的方框图。 图2A是根据本发明一个实施方式的用于自动故障分析的多芯片模块的方框图。
图2B是根据本发明另一个实施方式的用于自动故障分析的多芯片模块的方框 图。 图3是根据本发明一个实施方式的用于自动故障分析的多芯片模块切换至旁路 测试模式的方框图。 图4是根据本发明一个实施方式的用于自动故障分析的多芯片模块可判断键合 故障的发生的方框图。 图5是本发明一个实施方式的根据图4所示的边界扫描控制器连续产生的输入信 号的比特值。
具体实施例方式
以下描述是实施本发明的较佳实施方式。此描述仅是用于说明本发明原理的目 的，并非作为本发明的限制。本发明的保护范围应以权利要求所界定的范围为准。
请参考图2A，图2A是根据本发明一个实施方式的用于自动故障分析的多芯片 模块200的方框图。多芯片模块200包含主裸芯片(primary die) 210及串行闪存裸芯 片(serial flash die)220。串行闪存裸芯片220是用于数据存储的闪存存储器(flash memory)。主裸芯片210通过多个跨接线(bonding line) 241、242、243、244耦接至串行闪 存裸芯片220。当主裸芯片210需要访问串行闪存裸芯片220时，串行闪存控制器(serial flash controller) 212根据主裸芯片210的指令访问串行闪存裸芯片220。
虽然用于自动故障分析的多芯片模块200与图1所示的多芯片模块100大体相 似，但用于自动故障分析的多芯片模块200的主裸芯片210包含内建自测试(built-in self-test, BIST)控制器214，用于自动执行串行闪存裸芯片220的故障分析。除串 行闪存控制器212及内建自测试控制器214夕卜，主裸芯片210进一步包含微控制单元(microcontroller unit, MCU) 202及存储器204。首先， 一段固件代码(firmware code) 被加载至存储器204，在本发明的实施方式中，是通过集成设备电路(integrated device electronics, IDE)的接口下载固件代码至存储器204。然后，微控制单元202执行存储在 存储器204的固件代码以触发内建自测试控制器214的操作。再然后，内建自测试控制器 214开始执行串行闪存裸芯片220的故障分析，以产生关于串行闪存裸芯片220的失效地址 (failed address)信息。 举例来说，内建自测试控制器214连续测试串行闪存裸芯片220的每个存储器位 置的功能。首先，内建自测试控制器214产生写命令以将第一数据写入串行闪存裸芯片220 的目标存储器位置。接着，串行闪存控制器212根据写命令访问串行闪存裸芯片220。然 后，内建自测试控制器214产生读命令以使串行闪存控制器212根据读命令从串行闪存裸 芯片220的目标存储器位置读出第二数据，且内建自测试控制器214比较第二数据与第一 数据以判断串行闪存裸芯片220的目标存储器位置是否有缺陷。当第二数据与第一数据不 一致时，内建自测试控制器214认定目标存储器位置为缺陷存储器位置，然后内建自测试 控制器214产生包含目标存储器位置的地址的失效地址信息。当串行闪存裸芯片220的所 有存储器位置都完成测试后，失效地址信息包含串行闪存裸芯片220的所有缺陷存储器位 置的地址，因此，可识别出有缺陷的多芯片模块200。 内建自测试控制器的测试操作可由内部微控制单元触发，还可由外部测试机 (external test machine)触发。请参考图2B，图2B是根据本发明另一个实施方式的用于 自动故障分析的多芯片模块250的方框图。主裸芯片260通过跨接线291、292、293、294耦 接至串行闪存裸芯片270。多芯片模块250与图2A所示的多芯片模块200相似，与多芯片 模块200相比，多芯片模块250的主裸芯片260进一步包含消息倾印单元(message dump unit) 266。外部测试机280通过外部接口 (external interface)，如串行内电路仿真器 (serial in-circuit emulator, S-ICE)接口 (未画出)，耦接至多芯片模lfe 250。当外部 测试机280发送触发信号至内建自测试控制器264时，内建自测试控制器264以与内建自 测试控制器214相同的方式，对串行闪存裸芯片270执行故障分析测试，以产生失效地址信 息。然后，消息倾印单元266将失效地址信息转换为外部测试机280可接受的格式。这样 一来，外部测试机280可判断多芯片模块250是否有缺陷。 根据图2A及图2B的内建自测试控制器214及264，可识别失效的多芯片模块。然 而，键合故障或缺陷串行闪存裸芯片也可引起多芯片模块的故障。为判断是哪个因素引起 多芯片模块的故障，本发明提供了直接测试多芯片模块的串行闪存裸芯片的方法。
请参考图3，图3是根据本发明一个实施方式的多芯片模块300切换至旁路测试模 式(bypass test mode)的方框图。相应地，多芯片模块300也包含主裸芯片310及串行闪 存裸芯片320。主裸芯片310包含串行闪存控制器312，串行闪存控制器312根据主裸芯片 310的命令通过多个跨接线340访问串行闪存裸芯片320。 外部测试机350耦接至多芯片模块300。在本发明的一个实施方式中，外部测试机 350是串行外围接口 (serial peripheral interface, SPI)协议产生器。在本发明的一个 实施方式中，多芯片模块300在开机(power-on)配置后，可根据旁路(bypass)模式信号被 切换至旁路测试模式。当多芯片模块300被切换至旁路测试模式时，多个信号可旁路主裸 芯片310的所有元件(component)电路(如串行闪存控制器312等)，以在外部测试机350及串行闪存裸芯片320之间直接传送。因此，外部测试机350可产生访问信号以直接测试 多芯片模块300的串行闪存裸芯片320的存储器位置，且根据从串行闪存裸芯片320读出 的数据判断串行闪存裸芯片320是否有缺陷。 首先，外部测试机350产生一组第一信号并发送至主裸芯片310。在本发明的一个 实施方式中，第一信号包含时钟信号SF_CLK，芯片选择信号SF_CS，以及承载发送至串行闪 存裸芯片320的数据的第一数据信号SF_DO。当旁路测试模式被使能时，主裸芯片310直接 将外部测试机350产生的第一信号转送(forward)至串行闪存裸芯片320。然后，串行闪存 裸芯片320产生至少一个第二信号以响应第一信号。在本发明的一个实施方式中，第二信 号包含承载由串行闪存裸芯片320输出的数据的第二数据信号SF—DI。再然后，主裸芯片 310直接转送第二信号至外部测试机350。因此，当旁路测试模式被使能时，第一信号及第 二信号旁路主裸芯片310的所有元件电路以在外部测试机350及串行闪存裸芯片320之间 直接传送。外部测试机350产生第一信号，以测试串行闪存裸芯片320的存储器位置，并且 根据第二信号判断串行闪存裸芯片320是否有缺陷。 如果外部测试机350发现第二信号的读出数据不正确，测试错误(test error)是 由主裸芯片310与串行闪存裸芯片320之间的键合故障或串行闪存裸芯片320的缺陷引 起。为判断哪个因素引起测试错误，需要提供串行闪存裸芯片320的闪存芯片供货商预先 存储有效/失效识别(good-fail identification) 330，有效/失效识别330根据闪存芯片 供货商的生产线测试(production-line test)识别串行闪存裸芯片320是否有缺陷。当 外部测试机350判断指示串行闪存裸芯片320是否通过故障分析测试的测试结果后，外部 测试机350自串行闪存裸芯片320中读出有效/失效识别，并且比较有效/无效识别与测 试结果，以判断主裸芯片310与串行闪存裸芯片320之间是否发生键合故障。当测试结果 与有效/无效识别不一致时，外部测试机350判断键合故障发生。因此，测试错误是由键合 故障引起，而不是由串行闪存裸芯片320的缺陷引起的。 虽然多芯片模块300可推断键合故障的发生，本发明提供了一种直接判断主裸芯 片与串行闪存裸芯片间是否发生键合故障的方法。请参考图第4，图4是根据本发明一个 实施方式可判断键合故障的发生的多芯片模块400的方框图。多芯片模块400包含主裸芯 片410及串行闪存裸芯片420。串行闪存裸芯片420通过多个跨接线440耦接至主裸芯片 410，其中，信号SpSe及Sc通过三条跨接线从主裸芯片410发送至串行闪存裸芯片420，而 信号S。"从串行闪存裸芯片420发送至主裸芯片410。 多芯片模块400可直接判断跨接线440是否发生键合故障。主裸芯片410包含边 界扫描(boundary scan)控制器422，串行闪存控制器412，以及复用器(multiplexer) 424、 426及428，其中，边界扫描控制器422与裸芯片之间的连接情况的校验相关。当多芯片模 块400切换至边界扫描模式时，边界扫描信号b_SCan被使能，复用器424、426及428各自 转送边界扫描控制器422产生的信号SA1、SB1及Sa (作为信号SA、SB及Sc)至串行闪存裸芯 片420，而忽略串行闪存控制器412产生的信号SA2、SB2及8C2。边界扫描控制器422产生一 系列不同排列的比特作为输入信号SA、 SB及Sc。 图5是本发明一个实施方式的根据图4所示的边界扫描控制器422连续产生的输 入信号SpSe及Sc的比特值。输入信号SpSe及Sc的第一组比特值是(0，0，0)，接下来的第 二组比特值是(O，O，l)，第三组比特值是(O，l，l)，第四组比特值是(l，l，l)。
串行闪存裸芯片420包含逻辑单元432，逻辑单元432根据输入信号Sa、Sb及S。产 生输出信号S。。在本发明的一个实施方式中，逻辑单元432是与非门树(NAND-gate tree)。 逻辑单元432包含三个与非门442、444及446。与非门442对高电压及输入信号SA执行与 非操作，以产生结果信号SA'。与非门444对结果信号SA'及输入信号SB执行与非操作，以 产生结果信号SB'。与非门446对结果信号S/及输入信号Sc执行与非操作，以产生输出信 号SD。因此，如图5所示，对应信号SA、 &及Sc的输入比特值的输出信号SD的比特值分别 是l，O，l及0。 当边界扫描信号b_SCan被使能时，复用器434直接将输出信号SD作为信号S。"发 送至主裸芯片410，而忽略串行闪存裸芯片420的其它输出信号SD'。当边界扫描控制器422 接收输出信号S。"后，边界扫描控制器422可根据输出信号S。"的正确性判断跨接线是否失 效。例如，若跨接线440中的一个发生键合故障，输出信号SD"的比特值不会为准确值"l， 0， 1及0"，则边界扫描控制器422判断键合故障发生。因此，多芯片模块400可根据如图5 所示的信号SA， SB， &及SD的比特值表，直接判断跨接线440是否出现键合故障。
本发明提供用于自动故障分析的多芯片模块的多个实施方式。多芯片模块包含主 裸芯片及串行闪存裸芯片。在本发明的一个实施方式中，主裸芯片的内建自测试控制器可 自动执行串行闪存裸芯片的测试，以产生关于串行闪存裸芯片的失效地址信息。在本发明 的另一个实施方式中，多芯片模块切换至旁路测试模式，且外部测试机可直接访问串行闪 存裸芯片以判断串行闪存裸芯片是否有缺陷。在本发明的又一个实施方式中，主裸芯片的 边界扫描控制器可识别串行闪存裸芯片及主裸芯片之间的键合故障的发生。因此，多芯片 模块的故障可被仔细识别，以促进多芯片模块的制造及质量控制。 虽然本发明已以较佳实施方式揭露如上，然其并非用于限定本发明，任何所属技 术领域中的技术人员，在不脱离本发明的范围内，可以做一些改动，因此本发明的保护范围 应以权利要求所界定的范围为准。
权利要求
一种多芯片模块，包含串行闪存裸芯片；以及主裸芯片，耦接至所述串行闪存裸芯片，包含内建自测试控制器，产生写命令以将第一数据写入所述串行闪存裸芯片的存储器位置，产生读命令以从所述串行闪存裸芯片的所述存储器位置读出第二数据，以及比较所述第二数据与所述第一数据，以判断所述存储器位置是否有缺陷，以产生所述串行闪存裸芯片的失效地址信息；以及串行闪存控制器，耦接至所述内建自测试控制器，根据所述写命令及所述读命令访问所述串行闪存裸芯片。
2. 如权利要求1所述的多芯片模块，其特征在于，所述主裸芯片进一步包含存储器，存储固件代码；以及微控制单元，耦接至所述内建自测试控制器，根据所述固件代码触发所述内建自测试控制器的操作。
3. 如权利要求1所述的多芯片模块，其特征在于，当所述第二数据与所述第一数据不一致时，所述内建自测试控制器认定所述存储器位置为缺陷存储器位置，以及产生包含所述存储器位置的地址的所述失效地址信息。
4. 如权利要求1所述的多芯片模块，其特征在于，所述内建自测试控制器的操作是由外部测试机通过外部接口触发。
5. 如权利要求4所述的多芯片模块，其特征在于，所述主裸芯片进一步包含消息倾印单元，耦接至所述内建自测试控制器，用于将所述失效地址信息转换为所述外部测试机可接受的格式。
6. —种多芯片模块，耦接至外部测试机，所述多芯片模块包含串行闪存裸芯片；以及主裸芯片，耦接至所述串行闪存裸芯片，当旁路测试模式被使能时，将所述外部测试机产生的多个第一信号转送至所述串行闪存裸芯片，以及当所述旁路测试模式被使能时，将响应所述第一信号的至少一个第二信号转送至所述外部测试机，其中，当所述旁路测试模式被使能时，所述第一信号及所述第二信号旁路所述主裸芯片的所有元件电路，以在所述外部测试机及所述串行闪存裸芯片之间直接传输。
7. 如权利要求6所述的多芯片模块，其特征在于，所述外部测试机产生所述第一信号以测试所述串行闪存裸芯片的多个存储器位置，以及根据所述第二信号判断所述串行闪存裸芯片是否有缺陷。
8. 如权利要求6所述的多芯片模块，其特征在于，所述外部测试机是串行外围接口协议产生器。
9. 如权利要求6所述的多芯片模块，其特征在于，所述元件电路包含访问所述串行闪存裸芯片的串行闪存控制器。
10. 如权利要求6所述的多芯片模块，其特征在于，所述第一信号包含时钟信号、芯片选择信号、以及承载发送至所述串行闪存裸芯片的数据的第一数据信号，以及所述第二信号包含承载所述串行闪存裸芯片输出的数据的第二数据信号。
11. 如权利要求6所述的多芯片模块，其特征在于，所述串行闪存裸芯片包含有效/失效识别，用以根据闪存芯片供货商的生产线测试，识别所述串行闪存裸芯片是否有缺陷。
12. 如权利要求11所述的多芯片模块，其特征在于，所述外部测试机产生所述第一信号以测试所述串行闪存裸芯片，根据所述第二信号判断指示所述串行闪存裸芯片是否通过所述测试的测试结果，以及比较所述有效/失效识别与所述测试结果，以判断所述主裸芯片与所述串行闪存裸芯片之间是否发生键合故障。
13. 如权利要求12所述的多芯片模块，其特征在于，当所述有效/失效识别与所述测试结果不一致时，所述外部测试机判断所述键合故障发生。
14. 一种多芯片模块，包含串行闪存裸芯片，包含根据多个输入信号产生输出信号的逻辑单元；以及主裸芯片，通过多个跨接线耦接至所述串行闪存裸芯片，通过所述跨接线发送所述输入信号至所述逻辑单元，以及根据所述输出信号的正确性判断所述跨接线是否失效。
15. 如权利要求14所述的多芯片模块，其特征在于，所述输入信号是一系列不同排列的比特。
16. 如权利要求14所述的多芯片模块，其特征在于，所述主裸芯片包含边界扫描控制器，用于产生所述输入信号，以及根据所述输出信号的正确性判断所述跨接线是否失效。
17. 如权利要求14所述的多芯片模块，其特征在于，所述逻辑单元是与非门树。
18. 如权利要求17所述的多芯片模块，其特征在于，所述输入信号包含第一输入信号，第二输入信号，以及第三输入信号，以及所述逻辑单元包含第一与非门，对高电压及所述第一输入信号执行与非操作，以产生第一结果信号；第二与非门，对所述第一结果信号及所述第二输入信号执行与非操作，以产生第二结果信号；以及第三与非门，对所述第二结果信号及所述第三输入信号执行与非操作，以产生所述输出信号。
全文摘要
本发明提供了一种多芯片模块，包含主裸芯片及串行闪存裸芯片。主裸芯片包含内建自测试控制器及串行闪存控制器。内建自测试控制器产生写命令以将第一数据写入串行闪存裸芯片的存储器位置，产生读命令以从串行闪存裸芯片的存储器位置读出第二数据，以及比较第二数据与第一数据，以判断存储器位置是否有缺陷，以产生所述串行闪存裸芯片的失效地址信息。串行闪存控制器耦接至内建自测试控制器，根据写命令及读命令访问串行闪存裸芯片。本发明提供的多芯片模块，可通过判断多芯片模块的故障源，来促进多芯片模块的制造及质量控制。
文档编号G11C16/02GK101727980SQ20091018088
公开日2010年6月9日 申请日期2009年10月20日 优先权日2008年10月20日
发明者陈友麒 申请人:联发科技股份有限公司