专利名称：一种物理空间交错式抗单粒子临近效应的静态存储单元的制作方法
技术领域：
本发明属于静态存储器领域，涉及一种静态存储单元，尤其是一种物理空间交错式抗单粒子临近效应的静态存储单元。
背景技术：
随着CMOS工艺特征尺寸和电源电压持续降低，使CMOS器件面临重大的可靠性挑战。CMOS存储单元的单粒子翻转(SEU)就是挑战之一。当粒子入射到存储单元的敏感区域 (通常是关闭的NMOS的漏区)时，存储单元内晶体管收集电荷从而改变存储单元存储的内容，这时称存储单元发生了 SEU。半导体CMOS工艺的进步使器件尺寸缩小，一个存储单元内晶体管之间的距离越来越小，临近效应越来越严重。所谓临近效应是指粒子入射后，对一个存储单元内的多个晶体管产生影响。临近效应有两类，一类是粒子入射在阱里，对位于阱内的多个晶体管同时产生影响。另一类是粒子入射在位于衬底的晶体管漏区后，又穿过阱区；或者粒子的影响直径直接覆盖阱区内和阱区外的晶体管，二者均可同时影响一个存储单元的多个晶体管。对普通互锁存储结构而言，传统的SEU是指存储1状态的节点被拉向0，然后使存储0状态互补节点翻转为1，完成一次翻转；反之亦然。对这种存储单元，随着单元尺寸的降低，第二类临近效应发生的几率越来越大。发生临近效应的粒子入射，会使存储1状态的节点拉向0，使存储0状态的节点拉向1，单元翻转。对这种翻转而言，所需的入射粒子能量更低。因为互锁的存储单元会对两边出现的翻转信号放大，使翻转更加容易，所需的粒子能量就降低了。随着半导体工艺进入45nm及以下工艺节点，临近效应将会使地面上大量的低能粒子成为SEU发生源，降低器件可靠性。目前国内外的研究重点均放在第一类临近效应上，并提出了一些解决办法。国内的文章“130nm NMOS器件的单粒子辐射电荷共享效应”(半导体技术第35卷第一期)对第一类临近效应进行了仿真分析，并指出保护环对临近效应有抑制作用。保护环可用在寄存器或普通的存储单元中，面积开销大，不适于用在密度高的存储阵列中。国内还没有见到关于第二类临近效应的文章。国外对电荷临近效应目前也集中在第一类，文章“Multiple bit upsets and error mitigation in ultra-deep submicron SRAMs"(IEEE TRANSACTI0NS0N NUCLEAR SCIENCE, VOL. 55, NO. 6, DECEMBER 2008)主要阐述了阱区内电荷共享效应。文章 "Mitigation techniques for single event induced charge sharing in a 90nm bulk CMOS process"(IEEE TRANSACTIONS ON DEVICEAND MATERIALS RELIABILITY,VOL. 9,NO. 2, JUNE 2009)主要阐述了如何从版图上对抗辐射加固的存储单元如DICE单元抑制阱区内的电荷共享效应，如增加保护环，增加敏感节点间的距离等。随着工艺尺寸的进一步缩小，在SRAM存储单元中，第二类临近效应引起的电荷共享将越来越严重，而目前还没有提出具体的解决措施。
发明内容
本发明解决的技术问题是抑制因工艺尺寸缩小而日益严重的第二类临近效应， 提供一种面积开销小的适用于存储阵列的存储单元结构。本发明的基本指导思路如下所述。对一种对称结构的存储单元，在物理版图上实现时，需要同时画出两个单元，不妨记一个单元为A，另一个单元为B。因为A和B单元是对称的，所以A存储单元可分为0. 5A和0. 5A，B单元也类似。对普通的存储单元在物理版图实现时，采用了 0. 5A、0. 5A、0. 5B、0. 5B的排列方式。为了增加一个单元中的两个敏感晶体管(即关闭的N管和关闭的P管)的距离，从而减小第二类临近效应的影响，采用了 0.5A、 0. 5B、0. 5A、0. 5B的方式交错摆放，最后在第一个0. 5A和第二个0. 5A间用金属实现连接，在第一个0. 5B和第二个0. 5B间用金属实现连接，这样完成了 2个单元的物理实现。通常6管存储单元中的两个敏感晶体管位于矩形版图中的对角位置，假设两个敏感晶体管的水平距离与垂直距离相等，均为a，则两敏感晶体管对角距离为1.4Ha。通过采用本发明实现的版图，水平距离变为了 2a，垂直距离不变，则两敏感晶体管对角距离为 2. 236。首先在物理空间上增加了距离，减小了临近效应的几率，即只有大角度特定方向的入射才可能会发生严重的临近效应。对SMIC的180nm，1. 8V工艺，进行了电荷注入仿真，用于模拟各种粒子入射情况。 单节点(10 0)电荷注入用于模拟无电荷共享效应的垂直粒子入射，，双节点(7 3)电荷注入用于模拟具有电荷共享效应的粒子入射，大比例双节点(9 1)电荷注入用于模拟本发明的效果。根据仿真的结果，分别得出了三种情况的SEU临界电荷62，45和60fC。以上仿真可见，双节点电荷收集可有效降低存储单元的临界电荷。采用本发明可有效降低临近效应，从而增大存储单元SEU的临界电荷，提高抗单粒子性能。
图1为传统的12T双存储单元电路示意图。图2为一平面图。图3为一平面图。附图标记说明210、220、223、230、233、240、243、250、253、261、263、271、273、281 第一金属层
Ml互连线；311、321、331、341、352、355、361、365 第二金属层 M2 互连线；353、357、363、367 第三金属层M3互连线；214、216、221、222、224、231、232、234、241、242、244、251、252、254、260、262、270、 272,280,282 多晶和有源到Ml的接触孔；310、312、320、322、330、332、340、342、350、354、360、364 Ml 到 M2 通孔；351、356、362、366 M2 到 M3 的通孔；270 η 井；290 双存储单元；AB A存储单元位线；ABN A存储单元互补位线；BB B存储单元的位线；
BBN B存储单元的互补位线；AMNl A存储单元第一下拉晶体管；AMPl A存储单元第一上拉晶体管；AMGl A存储单元第一访问晶体管；AMN2 A存储单元第二下拉晶体管；AMP2 A存储单元第二上拉晶体管；AMG2 A存储单元第二访问晶体管；BMNl B存储单元的第一下拉晶体管；BMPl B存储单元的第一上拉晶体管；BMGl B存储单元的第一访问晶体管；BMN2 B存储单元的第二下拉晶体管；BMP2 B存储单元的第二上拉晶体管；BMG2 B存储单元的第二访问晶体管；WL 字线。
具体实施例方式下面结合附图对本发明做进一步详细描述参见图1-3，参见图1，此示意图中包含2个6管SRAM存储单元，即12管双SRAM存储单元，这两个存储单元分别称为A存储单元和B存储单元。其中以字母A为开头的连线和器件属于A存储单元，以字母B为开头的连线和器件属于B存储单元。由于存储单元左右对称，所以为了方便说明，我们在该示意图中将两个存储单元拆分成4个部分，即A存储单元沿对称的中线拆分成0. 5A和0. 5A，且B存储单元沿对称的中线拆分成0. 5B和0. 5B。 这四个部分不再是0. 5Α，0· 5Α，0· 5Β，0· 5Β顺序排列，而是0. 5Α，0· 5Β，0· 5Α，0· 5Β这样交错排列，形成了与版图位置相对应的关系。一般而言，一个互锁6管存储单元包括第一访问晶体管AMG1、第二访问晶体管AMG2、第一上拉晶体管ΑΜΡ1、第二上拉晶体管ΑΜΡ2、第一下拉晶体管AMNl和第二下拉晶体管ΑΜΝ2，即图1中所有以A字母开头的晶体管。图2和图3为本发明一实施例的12管双存储单元布局平面图。图2显示了有源区、多晶硅、有源和多晶与第一层金属Ml的接触孔、第一层金属Ml布局平面图；图3显示了第一层金属Ml、第二层金属M2和第三层金属M3。现在请参见图2，此12管双存储单元布局平面图包括形成于硅衬底上的A存储单元第一访问晶体管AMG1、A存储单元第二访问晶体管AMG2、A存储单元第一上拉晶体管 AMPU A存储单元第二上拉晶体管AMP2、A存储单元第一下拉晶体管AMNl和A存储单元第二下拉晶体管AMN2，即全部A存储单元晶体管；还包括形成于硅衬底上的B单元第一访问晶体管BMGl、B单元第二访问晶体管BMG2、B单元第一上拉晶体管BMP1、B单元第二上拉晶体管BMP2、B单元第一下拉晶体管BMNl和B单元第二下拉晶体管BMN2，即全部B存储单元的晶体管。为方便说明，内含细小黑点的图形为有源区，内含虚斜线的图形为多晶硅，未填充的粗线图形表示第一层金属Ml的互连线。而上述的硅衬底可以为<110>块状硅、<100> 块状硅、锗硅、应变硅、绝缘层上硅(SOI)或非块状硅等材质。本发明适用的工艺的最大沟道长度为350nm，较佳的晶体管沟道长度90nm，且随着工艺的发展，本方法依然适用，而且
7沟道长度越小，使用本方法获得的抗单粒子效果越显著。较佳者，A存储单元第一上拉晶体管AMP1、A存储单元第二上拉晶体管AMP2、B单元第一上拉晶体管BMP1、B单元第二上拉晶体管BMP2为形成于η阱270或深η阱的PMOS 晶体管，其它晶体管则为NMOS晶体管。A存储单元第一上拉晶体管ΑΜΡ1、A存储单元第二上拉晶体管ΑΜΡ2、B单元第一上拉晶体管BMPl和B单元第二上拉晶体管ΒΜΡ2的源极分别经由有源到第一金属层Ml的接触孔214和216与位于Ml层的电压源VCC互连线210连接到了一起。A存储单元第一上拉晶体管AMPl的漏极、第一下拉晶体管AMNl的漏极、第一访问晶体管AMGl的漏极经由有源到第一金属层Ml的接触孔221和222与位于Ml层的第一存储节点Am互连线220连接到了一起；第二上拉晶体管ΑΜΡ2的栅极与第二下拉晶体管ΑΜΝ2 的栅极经由多晶到第一金属层Ml的接触孔224与位于Ml层的第一存储节点ANl互连线 223连接到了一起。现在请参见图3，为方便说明，未填充的粗线图形表示第一层金属Ml的互连线，内含斜线的图形表示第二金属层Μ2的互连线，内含粗大黑点的图形表示第三层金属线。由图3可见，ANl的一条Ml互连线220通过第一金属层Ml到第二金属层Μ2的通孔 310连接到位于Μ2层的第一存储节点ANl互连线311上，而ANl的另一条Ml互连线223通过第一金属层Ml到第二金属层Μ2的通孔312也连接到位于Μ2层的第一存储节点ANl互连线311上，这样在第二金属层Μ2上实现了两条ANl互连线的互连。回到图2，Α存储单元第二上拉晶体管ΑΜΡ2的漏极、第二下拉晶体管ΑΜΝ2的漏极、第二访问晶体管AMG2的漏极经由有源到第一金属层Ml的接触孔231和232与位于Ml层的第二存储节点ΑΝ2互连线230 连接到了一起；第一上拉晶体管AMPl的栅极与第一下拉晶体管AMNl的栅极经由多晶到第一金属层Ml的接触孔234与位于Ml层的第二存储节点ΑΝ2互连线233连接到了一起。再来看图3，ΑΝ2的一条Ml互连线233通过第一金属层Ml到第二金属层Μ2的通孔320连接到位于Μ2层的第二存储节点ΑΝ2互连线321上，而ΑΝ2的另一条Ml互连线230通过第一金属层Ml到第二金属层Μ2的通孔322连接到位于Μ2层的第二存储节点ΑΝ2互连线321 上，这样在第二金属层Μ2上实现了两条ΑΝ2互连线的互连。B单元第一上拉晶体管BMPl的漏极、第一下拉晶体管BMNl的漏极、第一访问晶体管BMGl的漏极经由有源到第一金属层Ml的接触孔241和242与位于Ml层的第一存储节点Bm互连线240连接到了一起；第二上拉晶体管ΒΜΡ2的栅极与第二下拉晶体管ΒΜΝ2的栅极经由多晶到第一金属层Ml的接触孔244与位于Ml层的第一存储节点Bm互连线243 连接到了一起。现在请参见图3，Bm的一条Ml互连线240通过第一金属层Ml到第二金属层M2的通孔330连接到位于M2层的第一存储节点Bm互连线331上，而Bm的另一条Ml 互连线243通过第一金属层Ml到第二金属层M2的通孔332也连接到位于M2层的第一存储节点Bm互连线331上，这样在第二金属层M2上实现了两条Bm互连线的互连。回到图 2』单元第二上拉晶体管81^2的漏极、第二下拉晶体管BMN2的漏极、第二访问晶体管BMG2 的漏极经由有源到第一金属层Ml的接触孔251和252与位于Ml层的第二存储节点BN2互连线250连接到了一起；第一上拉晶体管BMPl的栅极与第一下拉晶体管BMNl的栅极经由多晶到第一金属层Ml的接触孔2M与位于Ml层的第二存储节点BN2互连线253连接到了一起。现在请参见图3，BN2的一条Ml互连线250通过第一金属层Ml到第二金属层M2的通孔342连接到位于M2层的第二存储节点BN2互连线341上，而BN2的另一条Ml互连线
8253通过第一金属层Ml到第二金属层M2的通孔340连接到位于M2层的第二存储节点BN2 互连线341上，这样在第二金属层M2上实现了两条BN2互连线的互连。在图2中，A存储单元第一访问晶体管AMGl的源极由有源到第一金属层Ml的接触孔沈0与位于Ml层的位线AB的互连线实现电性连接。第一访问晶体管AMGl与位线AB电性耦合至第一上拉晶体管AMPl的漏极和第一下拉晶体管AMNl的漏极。A存储单元第二访问晶体管AMG2的源极由有源到第一金属层Ml的接触孔沈2与位于Ml层的互补式位线ABN的互连线沈3实现电性连接。第二访问晶体管AMG2与互补式位线ABN电性耦合至第二上拉晶体管AMP2的漏极和第二下拉晶体管AMN2的漏极。B单元的第一访问晶体管BMGl的源极由有源到第一金属层Ml的接触孔270与位于Ml层的位线BB的互连线271实现电性连接。第一访问晶体管BMGl与位线BB电性耦合至第一上拉晶体管BMPl的漏极和第一下拉晶体管BMNl的漏极。B单元的第二访问晶体管 BMG2的源极由有源到第一金属层Ml的接触孔272与位于Ml层的互补式位线BBN的互连线273实现电性连接。第二访问晶体管BMG2与互补式位线BBN电性耦合至第二上拉晶体管BMP2的漏极和第二下拉晶体管BMN2的漏极。A存储单元第一访问晶体管AMG1、A存储单元第二访问晶体管AMG2、B单元的第一访问晶体管BMG1、B单元的第二访问晶体管BMG2的栅极多晶连接到了一起，在本双单元重复一定次数后与图3所示的位于第二金属层M2的WL字线343实现互连，重复的次数取决于多晶电阻的阻值。此外，也可以采取两个单元实现一次与WL字线的互连，甚至可以一个单元实现一次与WL字线的互连，但这样可能会增加单元的面积，这里不再赘述。A存储单元第一下拉晶体管AMNl的源极通过有源到第一金属层Ml的接触孔280 与位于Ml层的接地电压Vss的互连线281实现了电性连接，A存储单元第二下拉晶体管 AMN2的源极通过有源到第一金属层Ml的接触孔282与位于Ml层的接地电压VSS的互连线 281实现了电性连接。且B单元的第一下拉晶体管BMNl的源极通过有源到第一金属层Ml 的接触孔观0与位于Ml层的接地电压Vss的互连线实现了电性连接，B单元的第二下拉晶体管BMN2的源极通过有源到第一金属层Ml的接触孔282与位于Ml层的接地电压VSS 的互连线实现了电性连接。 在图3中，对A存储单元，位于第一金属层Ml的AB位线沈1，通过连接第一金属层 Ml到第二金属层M2的通孔350连接到位于M2层的AB位线352，再通过连接第二金属层M2 到第三金属层M3的通孔351连接到位于M3层的AB位线353上。位于Ml层的ABN互补位线263，通过连接第一金属层Ml到第二金属层M2的通孔3M连接到位于M2层的ABN互补位线355，再通过连接第二金属层M2到第三金属层M3的通孔356连接到位于M3层ABN互补位线357上。对B单元，位于第一金属层Ml的BB位线271，通过连接第一金属层Ml到第二金属层M2的通孔360连接到位于M2层的BB位线361，再通过连接第二金属层M2到第三金属层 M3的通孔362连接到位于M3层BB位线363上。位于Ml层的BBN互补位线273，通过连接第一金属层Ml到第二金属层M2的通孔364连接到位于M2层的BBN互补位线365，再通过连接第二金属层M2到第三金属层M3的通孔366连接到位于M3层BBN互补位线367上。以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施方式
仅限于此，对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单的推演或替换，都应当视为属于本发明由所提交的权利要求书确定专利保护范围。
权利要求
1.物理空间交错式抗单粒子临近效应的静态存储单元，包括A存储单元晶体管和B存储单元晶体管，其特征在于A存储单元晶体管由设置于硅衬底上的A存储单元第一访问晶体管AMGl、A存储单元第二访问晶体管AMG2、A存储单元第一上拉晶体管AMPl、A存储单元第二上拉晶体管AMP2、A存储单元第一下拉晶体管AMm和A存储单元第二下拉晶体管AMN2 构成；B存储单元晶体管还由设置于硅衬底上的B单元第一访问晶体管BMG1、B单元第二访问晶体管BMG2、B单元第一上拉晶体管BMP1、B单元第二上拉晶体管BMP2、B单元第一下拉晶体管BMNl和B单元第二下拉晶体管BMN2构成。
2.如权利要求1所述物理空间交错式抗单粒子临近效应的静态存储单元，其特征在于A存储单元第一上拉晶体管AMP1、A存储单元第二上拉晶体管AMP2、B单元第一上拉晶体管BMP1、B单元第二上拉晶体管BMP2为形成于η阱270或深η阱的PMOS晶体管，其它晶体管则为NMOS晶体管；A存储单元第一上拉晶体管ΑΜΡ1、Α存储单元第二上拉晶体管ΑΜΡ2、 B单元第一上拉晶体管BMPl和B单元第二上拉晶体管ΒΜΡ2的源极分别经由有源到第一金属层Ml的接触孔214和216与位于Ml层的电压源VCC互连线210连接到了一起；A存储单元第一上拉晶体管AMPl的漏极、第一下拉晶体管AMNl的漏极、第一访问晶体管AMGl的漏极经由有源到第一金属层Ml的接触孔221和222与位于Ml层的第一存储节点ANl互连线220连接到了一起；第二上拉晶体管ΑΜΡ2的栅极与第二下拉晶体管ΑΜΝ2的栅极经由多晶到第一金属层Ml的接触孔224与位于Ml层的第一存储节点ANl互连线223 连接到了一起。
3.如权利要求1所述物理空间交错式抗单粒子临近效应的静态存储单元，其特征在于A存储单元第一存储节点ANl的一条Ml互连线220通过第一金属层Ml到第二金属层 Μ2的通孔310连接到位于Μ2层的第一存储节点ANl互连线311上，而ANl的另一条Ml互连线223通过第一金属层Ml到第二金属层Μ2的通孔312也连接到位于Μ2层的第一存储节点ANl互连线311上，这样在第二金属层Μ2上实现了两条ANl互连线的互连。
4.如权利要求1所述物理空间交错式抗单粒子临近效应的静态存储单元，其特征在于A存储单元第二上拉晶体管ΑΜΡ2的漏极、第二下拉晶体管ΑΜΝ2的漏极、第二访问晶体管AMG2的漏极经由有源到第一金属层Ml的接触孔231和232与位于Ml层的第二存储节点ΑΝ2互连线230连接到了一起；第一上拉晶体管AMPl的栅极与第一下拉晶体管AMNl的栅极经由多晶到第一金属层Ml的接触孔234与位于Ml层的第二存储节点ΑΝ2互连线233 连接到了一起。
5.如权利要求1所述物理空间交错式抗单粒子临近效应的静态存储单元，其特征在于Α存储单元第二存储节点ΑΝ2的一条Ml互连线233通过第一金属层Ml到第二金属层 Μ2的通孔320连接到位于Μ2层的第二存储节点ΑΝ2互连线321上，而ΑΝ2的另一条Ml互连线230通过第一金属层Ml到第二金属层Μ2的通孔322连接到位于Μ2层的第二存储节点ΑΝ2互连线321上，这样在第二金属层Μ2上实现了两条ΑΝ2互连线的互连；B单元第一上拉晶体管BMPl的漏极、第一下拉晶体管BMNl的漏极、第一访问晶体管 BMGl的漏极经由有源到第一金属层Ml的接触孔241和242与位于Ml层的第一存储节点BNl互连线240连接到了一起；第二上拉晶体管BMP2的栅极与第二下拉晶体管BMN2的栅极经由多晶到第一金属层Ml的接触孔244与位于Ml层的第一存储节点Bm互连线243连接到了一起。
6.如权利要求1所述物理空间交错式抗单粒子临近效应的静态存储单元，其特征在于B单元Bm的一条Ml互连线240通过第一金属层Ml到第二金属层M2的通孔330连接到位于M2层的第一存储节点Bm互连线331上，而Bm的另一条Ml互连线243通过第一金属层Ml到第二金属层M2的通孔332也连接到位于M2层的第一存储节点Bm互连线331 上，这样在第二金属层M2上实现了两条Bm互连线的互连。
7.如权利要求1所述物理空间交错式抗单粒子临近效应的静态存储单元，其特征在于B单元第二上拉晶体管BMP2的漏极、第二下拉晶体管BMN2的漏极、第二访问晶体管 BMG2的漏极经由有源到第一金属层Ml的接触孔251和252与位于Ml层的第二存储节点 BN2互连线250连接到了一起；第一上拉晶体管BMPl的栅极与第一下拉晶体管BMNl的栅极经由多晶到第一金属层Ml的接触孔2M与位于Ml层的第二存储节点BN2互连线253连接到了一起；B单元BN2的一条Ml互连线250通过第一金属层Ml到第二金属层M2的通孔 342连接到位于M2层的第二存储节点BN2互连线341上，而BN2的另一条Ml互连线253通过第一金属层Ml到第二金属层M2的通孔340连接到位于M2层的第二存储节点BN2互连线341上，这样在第二金属层M2上实现了两条BN2互连线的互连。
8.如权利要求1所述物理空间交错式抗单粒子临近效应的静态存储单元，其特征在于A存储单元第一访问晶体管AMGl的源极由有源到第一金属层Ml的接触孔260与位于Ml 层的位线AB的互连线261实现电性连接；第一访问晶体管AMGl与位线AB电性耦合至第一上拉晶体管AMPl的漏极和第一下拉晶体管AMNl的漏极；A存储单元第二访问晶体管AMG2 的源极由有源到第一金属层Ml的接触孔沈2与位于Ml层的互补式位线ABN的互连线263 实现电性连接。第二访问晶体管AMG2与互补式位线ABN电性耦合至第二上拉晶体管AMP2 的漏极和第二下拉晶体管AMN2的漏极；B单元的第一访问晶体管BMGl的源极由有源到第一金属层Ml的接触孔270与位于Ml 层的位线BB的互连线271实现电性连接；第一访问晶体管BMGl与位线BB电性耦合至第一上拉晶体管BMPl的漏极和第一下拉晶体管BMNl的漏极。B单元的第二访问晶体管BMG2的源极由有源到第一金属层Ml的接触孔272与位于Ml层的互补式位线BBN的互连线273实现电性连接。第二访问晶体管BMG2与互补式位线BBN电性耦合至第二上拉晶体管BMP2的漏极和第二下拉晶体管BMN2的漏极。
9.如权利要求1所述物理空间交错式抗单粒子临近效应的静态存储单元，其特征在于A存储单元第一访问晶体管AMG1、A存储单元第二访问晶体管AMG2、B单元的第一访问晶体管BMG1、B单元的第二访问晶体管BMG2的栅极多晶连接到了一起，在这种单元重复一定次数后与位于第二金属层M2的WL字线343实现互连，重复的次数取决于多晶电阻的阻值；A存储单元第一下拉晶体管AMNl的源极通过有源到第一金属层Ml的接触孔280与位于Ml层的接地电压Vss的互连线281实现了电性连接，A存储单元第二下拉晶体管AMN2的源极通过有源到第一金属层Ml的接触孔282与位于Ml层的接地电压VSS的互连线281实现了电性连接；且B单元的第一下拉晶体管BMNl的源极通过有源到第一金属层Ml的接触孔280与位于Ml层的接地电压Vss的互连线281实现了电性连接，B单元的第二下拉晶体管BMN2的源极通过有源到第一金属层Ml的接触孔282与位于Ml层的接地电压VSS的互连线281实现了电性连接。
10.如权利要求1所述物理空间交错式抗单粒子临近效应的静态存储单元，其特征在于A存储单元中，位于第一金属层Ml的AB位线，通过连接第一金属层Ml到第二金属层M2的通孔350连接到位于M2层的AB位线352，再通过连接第二金属层M2到第三金属层 M3的通孔351连接到位于M3层的AB位线353上；位于Ml层的ABN互补位线沈3，通过连接第一金属层Ml到第二金属层M2的通孔邪4连接到位于M2层的ABN互补位线355，再通过连接第二金属层M2到第三金属层M3的通孔356连接到位于M3层ABN互补位线357上； B单元中，位于第一金属层Ml的BB位线271，通过连接第一金属层Ml到第二金属层M2 的通孔360连接到位于M2层的BB位线361，再通过连接第二金属层M2到第三金属层M3的通孔362连接到位于M3层BB位线363上；位于Ml层的BBN互补位线273，通过连接第一金属层Ml到第二金属层M2的通孔364连接到位于M2层的BBN互补位线365，再通过连接第二金属层M2到第三金属层M3的通孔366连接到位于M3层BBN互补位线367上。
全文摘要
本发明公开了一种物理空间交错式抗单粒子临近效应的静态存储单元，包括A存储单元晶体管和B存储单元晶体管，A存储单元晶体管由设置于硅衬底上的A存储单元第一访问晶体管AMG1、A存储单元第二访问晶体管AMG2、A存储单元第一上拉晶体管AMP1、A存储单元第二上拉晶体管AMP2、A存储单元第一下拉晶体管AMN1和A存储单元第二下拉晶体管AMN2构成；B存储单元晶体管还由设置于硅衬底上的B单元第一访问晶体管BMG1、B单元第二访问晶体管BMG2、B单元第一上拉晶体管BMP1、B单元第二上拉晶体管BMP2、B单元第一下拉晶体管BMN1和B单元第二下拉晶体管BMN2构成。采用本发明可有效降低临近效应，从而增大存储单元SEU的临界电荷，提高抗单粒子性能。
文档编号G11C11/412GK102176322SQ201110031829
公开日2011年9月7日 申请日期2011年1月28日 优先权日2011年1月28日
发明者刘佑宝, 吴龙胜, 李如美, 王忠芳, 谢成民 申请人:中国航天科技集团公司第九研究院第七七一研究所