专利名称：差分rom的制作方法
技术领域：
所披露的系统和方法涉及集成电路存储器。更特别地，所披露的系统和方法涉及差分(differential)只读存储器。
背景技术：
只读存储器(“ROM”)包括以行和列设置以形成阵列的多个单元。传统ROM单元是单端的，并且包括连接至用于读取和将数据的位写入到存储器单元中的位线和字线的多个晶体管。然而，这些传统单端ROM具有高面积和功率损失，并且由于在位线上的大负载导致速度降低。另外，ROM的VCCmin性能受到保持器电路(其被实现用于在读取操作期间进行协助)的设计和实现的限制
发明内容
·根据本发明的一方面，提供一种差分只读存储器阵列，包括差分读出放大器，连接至第一位线和第二位线；以及第一位单元，连接至第一字线以及所述第一位线和所述第二位线，所述至少一个位单元包括第一晶体管，具有连接至所述第一字线的栅极、连接至所述第一位线的漏极、以及连接至第一电源线的源极；以及第二晶体管，具有连接至所述第一字线的栅极，其中，所述第二晶体管的源极和漏极均连接至所述第二位线，或者均不连接至所述第二位线。优选地，所述第二晶体管的源极和漏极连接在一起并且连接至所述第二位线。优选地，该差分只读存储器阵列进一步包括第二位单元，连接至所述第一字线以及第三位线和第四位线，所述第二位单元包括第三晶体管，具有连接至所述第一字线的栅极、连接至所述第三位线的漏极、以及连接至所述第一电源线的源极；以及第四晶体管，具有连接至所述第一字线的栅极和连接至所述第四位线的漏极和源极。优选地，该差分只读存储器阵列进一步包括第二位单元，连接至第二字线以及所述第一位线和所述第二位线，所述第二位单元包括第三晶体管，具有连接至所述第二字线的栅极、连接至所述第一位线的漏极、以及连接至所述第一电源线的源极；以及第四晶体管，具有连接至所述第二字线的栅极和连接至所述第二位线的漏极和源极。优选地，该差分只读存储器阵列进一步包括第二位单元，连接至第二字线以及所述第三位线和所述第四位线，所述第二位单元包括第三晶体管，具有连接至所述第二字线的栅极和连接至所述第一位线的源极和漏极；以及第四晶体管，具有连接至所述第二字线的栅极、连接至所述第二位线的漏极、以及连接至所述第一电源线的源极。优选地，所述第二晶体管的漏极和源极与所述第一和第二字线断开。优选地，该差分只读存储器阵列进一步包括第二位单元，连接至所述第一字线并且设置在第二位线和第三位线之间，所述第二位单元包括第三晶体管，具有连接至所述第一字线的栅极、连接至所述第三位线的漏极、以及连接至所述第一电源线的源极；以及第四晶体管，具有连接至所述第一字线的栅极和不连接至所述第四位线的漏极和源极。
优选地，该差分只读存储器阵列进一步包括第二位单元，连接至第二字线并且设置在所述第一位线和所述第二位线之间，所述第二位单元包括第三晶体管，具有连接至所述第二字线的栅极、连接至所述第一位线的漏极、以及连接至所述第一电源线的源极；以及第四晶体管，具有连接至所述第二字线的栅极和不连接至所述第二位线的漏极和源极。 优选地，该差分只读存储器阵列进一步包括第二位单元，连接至第二字线并且设置在所述第一位线和的所述第二位线之间，所述第二位单元包括第三晶体管，具有连接至所述第二字线的栅极和不连接至所述第一位线的漏极和源极；以及第四晶体管，具有连接至所述第二字线的栅极、连接至所述第二位线的漏极、以及连接至所述第一电源线的源极。根据本发明的另一方面，提供一种半导体存储器，包括多个差分读出放大器，每个均连接至各自位线对；以及多个差分只读位单元，布置成多行和多列，多行中的每行都与各自字线相关，并且多列中的每列都与各自位线对相关，其中，第一位单元设置在第一行中，并且包括第一晶体管，具有连接至第一字线的栅极、连接至第一电源的源极、以及连接至所述第一位线的漏极；以及第二晶体管，具有连接至所述第一字线的栅极以及源极和漏 极，所述源极和所述漏极均连接至所述第二位线，或者均不连接至所述第二位线。优选地，所述第一位单元被配置成将逻辑零输出至所述第一位线，并且所述第二晶体管的所述源极和所述漏极均连接至所述第二位线。优选地，所述第一行包括第二位单元，所述第二位单元包括第三晶体管，具有连接至所述第一字线的栅极、连接至所述第一电源的源极、以及连接至所述第三位线的漏极；以及第四晶体管，具有连接至所述第一字线的栅极和连接至第四位线的源极和漏极。优选地，所述第一位单元和第二位单元设置在第一列中，所述第二位单元被配置成在读取操作期间将逻辑零输出至所述第一位线，并且包括第三晶体管，具有连接至第二字线的栅极、连接至所述第一电源的源极、以及连接至所述第一位线的漏极；以及第四晶体管，具有连接至所述第二字线的栅极和连接至所述第二位线的源极和漏极。优选地，所述第一位单元和所述第二位单元设置在第一列中，所述第二位单元被配置成在读取操作期间将逻辑一输出至所述第一位线，并且包括第三晶体管，具有连接至第二字线的栅极和连接至所述第一位线的源极和漏极；以及第四晶体管，具有连接至所述第二字线的栅极、连接至所述第一电源的源极、以及连接至第二位线的漏极。优选地，所述第一位单元被配置成将逻辑零输出至第一位线，并且所述源极和所述漏极不连接至所述第二位线。优选地，所述第一行包括设置在第三位线和第四位线之间的第二位单元，所述第二位单元包括第三晶体管，具有连接至所述第一字线的栅极、连接至所述第一电源的源极、以及连接至所述第三位线的漏极；以及第四晶体管，具有连接至所述第一字线的栅极和不连接至第四位线的源极和漏极。优选地，所述第一位单元和第二位单元设置在第一列中，所述第二位单元被配置成在读取操作期间将逻辑一输出至所述第一位线，并且包括第三晶体管，具有连接至第二字线的栅极、连接至所述第一电源的源极、以及连接至所述第二位线的漏极；以及第四晶体管，具有连接至所述第二字线的栅极和不连接至所述第二位线的源极和漏极。优选地，所述第一位单元和第二位单元设置在第一列中，所述第二位单元被配置成在读取操作期间将逻辑零输出至所述第一位线，并且包括第三晶体管，具有连接至第二字线的栅极、连接至所述第一电源的源极、以及连接至所述第一位线的漏极；以及第四晶体管，具有连接至所述第二字线的栅极和不连接至所述第二位线的源极和漏极。优选地，所述第一位单元被配置成将逻辑一输出至第一位线，所述第二晶体管的所述源极和所述漏极连接至所述第一位线。优选地，所述第一位单元被配置成将逻辑一输出至所述第一位线，并且所述第二晶体管的所述源极和所述漏极不连接至所述第一位线。
图I示出包括多个编程零位单元和编程一位单元的差分ROM阵列的一个实例。图2示出根据图I中所示的差分ROM阵列的读出放大器的一个实例。图3A是根据图I中所示的差分ROM阵列的从编程零位单元读取逻辑零的方法的·一个实例的流程图。图3B是根据图I中所示的差分ROM阵列的从编程一位单元读取逻辑一的方法的一个实例的流程图。图4示出包括多个编程零位单元和编程一位单元的差分ROM阵列的另一实例。图5示出根据图4中所示的差分ROM阵列的读出放大器的一个实例。图6A是根据图4中所示的差分ROM阵列的从编程零位单元读取逻辑零的方法的一个实例的流程图。图6B是根据图4中所示的差分ROM阵列的从编程一位单元读取逻辑一的方法的一个实例的流程图。图7示出包括多个编程零位单元和编程一位单元的差分ROM阵列的另一实例。
具体实施例方式图I示出改进的只读存储器(“ROM”)阵列100A的一个实例。如图I中所示，ROM阵列100可以包括布置成多行η和多列m的多个差分编程零单元102和多个差分编程一单元104。行中的每个位单元102、104均连接至字线(“WL”)，并且列中的每个位单元102、104均连接至差分位线对BL和BLB。至少一个差分读出放大器(“SA”)106连接于每个差分位线对BL和BLB之间，用于提高读取存储在位单元102、104中的数据的位的速度。编程零位单元102(即，当读取时输出逻辑零的位单元)包括具有接地的源极、连接至差分位线(即，BL)之一的漏极、以及连接至WL的栅极的第一晶体管108。第二晶体管110具有连接至WL的栅极和连接至另一互补位线(即，BLB)的漏极和源极。编程一位单元104(即，当读取时输出逻辑一的位单元)还包括一对晶体管112、114。晶体管112具有连接至WL的栅极和连接至互补位线(即，BL)之一的源极和漏极。晶体管114具有连接至WL的栅极、接地或连接至低压电源线的源极、以及连接至另一互补位线BLB的漏极。与传统单端位线相比，将晶体管110的源极和漏极直接连接至编程一晶体管110的BL并且将晶体管108的源极和漏极直接连接至BLB有利地减小了噪声敏感度。虽然晶体管108、110、112和114被示出为NMOS晶体管，但是本领域技术人员将明白，位单元102和104可以通过使WL反向，使用PMOS晶体管实现。图2示出读出放大器106的一个实例。如图中的106所示，SA 106包括在互补位线BL和BLB之间连接的一对交叉连接逆变器(inverter，也称倒相器)116、118。逆变器116包括串联连接在一起的PMOS晶体管120和NMOS晶体管122。PMOS晶体管120具有连接至节点124的源极、连接至节点126的漏极、以及连接至节点128的栅极。晶体管122具有连接至节点130的源极、连接至节点126的漏极、以及连接至节点128的栅极。节点128用作逆变器116的输入，并且连接至互补位线BLB。节点126用作逆变器116的输出，并且连接至互补位线BL。逆变器118包括PMOS晶体管132和NMOS晶体管134。PMOS晶体管132具有连接至节点124的源极、连接至节点128的漏极、以及连接至节点126的栅极。NMOS晶体管134具有连接至节点130的源极、连接至节点128的漏极、以及连接至节点126的栅极。节点128用作逆变器118的输出，并且连接至互补位线BLB，并且节点126用作逆变器118的输入，并且连接至互补位线BL。节点124可以直接连接至高压电源或图2中所示的PMOS晶体管136的漏极。PMOS晶体管136具有连接至高压电源的源极，并且其栅极被配置成接收感应使能控制信号SEB。高压电源可以具有设置在VDD的电压，或者其可以设置在具有比VDD的电压电平更高的电 压电平的升高压处。节点130可以直接连接至低压电源，或者节点130可以连接至图2中所示的NMOS晶体管138的漏极。晶体管138具有连接至低压电源的源极，并且其栅极被配置成接收感应使能控制信号SE。本领域技术人员将理解，感应使能控制信号SE和SEB可以相互为反向。低压电源可以被设置为接地、VSS、或具有负电压或者低于地或VSS的电压电平的电压电平的电压。参考图3A描述从编程零位单元102读取逻辑零，其中，图3A是根据图I中所示的ROM阵列100的用于从差分ROM位单元读取逻辑零的方法300的一个实例的流程图。在框302，互补位线BL和BLB通过预充电电路(未示出)被充电至预充电电压Vrc。在一些实施例中，Vrc的电压电平可以约等于差分ROM阵列100的电源电压VDD。然而，本领域技术人员将理解，Vrc具有相对于电源电压VDD和VSS的其他电压电平，例如，约为1/2VDD，等于VSS
坐寸ο在框304，互补位线BL和BLB与预充电电压Vrc断开，使得BL和BLB可以暂时浮置(floating)。WL在框306被激活，以选择一行位单元102和104，在框308中，数据被读取的单元中列中的读出放大器106被激活。本领域技术人员将理解，框304、306和308可以以非连续顺序被执行(即，框308可以在框306之前被执行)，或者可以与另一个同时执行。当WL被证实为高(用于包括NMOS晶体管的位单元)时，由于其栅极-源极电压Ves大于其阈值电压Vtici8,导致晶体管108处于导电的(current-conducting) “导通”状态。当电流流过晶体管108，晶体管108导通时，BL被拉至地或者低压电平。由于由晶体管110的源极和漏极连接在一起并且连接至BLB，导致BLB上的电荷不具有到地的路径，BLB的电压保持在逻辑一。另外，还通过连续将由晶体管110形成的电容器充电至逻辑一，被充电至逻辑一的WL还使BLB保持在逻辑一。读出放大器106帮助增加BLB上的电压，同时减小BL上的电压。例如，读出放大器可以通过在晶体管138的栅极接收逻辑一(即，SE是高压)并且在晶体管136的栅极接收逻辑零(即，SEB是低压)被激活。晶体管138的栅极处的高压使晶体管138导通，这导致节点130被下拉，并且在晶体管136的栅极处的低压使晶体管136断开，这导致节点124被上拉。当BL通过晶体管108被拉低时，在晶体管118的输入(B卩，节点126)处接收低压，这使得由于它们各自的源极连接至低压电源和高压电源而导致的晶体管134断开和晶体管132导通。当晶体管132导通并且晶体管134断开以帮助互补位线BLB被拉高时，高压电源的电压在节点128处发展(develop),其中，节点128连接至互补位线BLB。由于晶体管122和120的栅极连接至高压并且它们各自的源极连接至低压电源和高压电源，导致节点128被拉高使晶体管122导通，并且使晶体管120断开。晶体管122导通将低压电源连接至节点126 (其连接至BL),以帮助互补位线BL被拉低。在框310，读出放大器被断开或者与互补位线BL和BLB断开(或分离，decouple)。通过将感应使能控制信号SE转变为逻辑低并且使感应使能控制信号SEB转变为逻辑高，读出放大器106断开或者与互补位线BL和BLB断开。在晶体管138的栅极处接收的低压使晶体管138断开，使得节点130有效地浮置，并且在晶体管136的栅极处接收的高压使晶体管136断开，使得节点124有效地浮置。·当方法300返回至框302时，互补位线可以连接至预充电电压Vrc。参考图3B描述从编程一位单元104读取逻辑一，其中，图3B是根据图I中所示的差分ROM阵列100的从差分ROM位单元读取逻辑一的方法320的一个实例的流程图。在框322处，互补位线BL和BLB被预充电至预充电电压Vrc。如上所述，Vrc的电压电平可以约等于 VDD。在框324，互补位线BL和BLB与预充电电压断开，使得BL和BLB可以暂时浮置。WL在框326处被激活，以选择一行位单元102、104，在框328处，数据被读取的单元中列中的读出放大器106被激活。本领域技术人员将理解，框324、326和328可以以非连续顺序执行(即，框328可以在框326之前被执行)或者可以与另一框同时执行。当WL被证明为高时，由于其栅极-源极电压Ves高于其阈值电压Vm4导致晶体管114处于导电的“导通”状态。当电流流过晶体管114，晶体管114被导通时，BL被拉向地或者拉至低压电平。由于由晶体管110的源极和漏极连接在一起并且连接至BL，导致BL上的电荷不具有到地的路径，BL的电压保持在逻辑一。另外，通过连续将由晶体管110形成的电容器充电至逻辑一，被充电至逻辑一的WL还使BL保持在逻辑一。读出放大器106帮助增加BL上的电压，同时减小BLB上的电压。例如，读出放大器106可以通过在晶体管138的栅极处接收逻辑一(即，SE是高压)，并且在晶体管136的栅极处接收逻辑零(即，SEB是低压)被激活。在晶体管138的栅极处的高压使晶体管138导通，这导致节点130被下拉，并且在晶体管136的栅极处的低压使晶体管136断开，这导致节点124被上拉。当BLB通过晶体管114被拉低时，在晶体管120的输入(S卩，节点128)处接收低压，这导致由于晶体管122和120各自的源极连接至低压电源和高压电源导致的晶体管122断开和晶体管120导通。当晶体管120导通并且晶体管122断开以帮助互补位线BL被拉高时，高压电源的电压在节点126处发展，其中，节点126连接至互补位线BL。由于晶体管134和132的栅极连接至高压并且它们各自的源极连接至低压电源和高压电源，被拉高的节点126使晶体管134导通并且使晶体管132断开。晶体管134导通使低压电源连接至节点128 (其连接至BLB)，以帮助互补位线BLB被拉低。在框330处，读出放大器106断开或者与互补位线BL和BLB断开。通过使感应使能控制信号SE转变为逻辑低并且使感应使能控制信号SEB转变为逻辑高，读出放大器106断开或者与互补位线BL和BLB断开。在晶体管138的栅极处接收的低压使晶体管138断开，使得节点130有效地浮置，并且在晶体管136的栅极处接收的高压使晶体管136断开，使得节点124有效地浮置。当方法320返回至框322时，互补位线BL和BLB可以连接至预充电电压Vrc。图4示出差分ROM阵列400的另一实施例。如图4中所示，ROM阵列400包括布置为多行η和多列m的多个编程零单元402和多个编程一单元404。位单元402、404的每行连接至WL，并且位单元的每列连接至一对互补位线BL和BLB。差分SA 406连接于每对互补位线BL和BLB之间，用于帮助从位单元402、404读取数据。 编程零位单元402中的每个都包括一对晶体管408和410，每个晶体管都具有连接至公共WL的栅极。晶体管408具有接地的源极和连接至BL的漏极。晶体管410的漏极和源极浮置，即，晶体管410的漏极和源极不连接至BLB。编程一位单元404中的每个都包括具有连接至互补位线BL的栅极的第一晶体管412和具有连接至互补位线BLB的栅极的第二晶体管414。晶体管412具有接地或者连接至低压电源线的源极和连接至BLB的漏极。实现编程零位单元402的晶体管410和编程一位单元的晶体管414，使得它们中的每个都使其各自的源极和漏极不与BL或BLB连接，有利地减小了位线负载并且减少了电荷
共享效果。图5示出读出放大器406的一个实例。如图中406所示，SA 406包括连接于互补位线BL和BLB之间的一对交叉连接逆变器416、418。逆变器416包括串联连接在一起的PMOS晶体管420和NMOS晶体管422。PMOS晶体管420具有连接至节点424的源极、连接至节点426的漏极、以及连接至节点428的栅极。晶体管422具有连接至节点430的源极、连接至节点426的漏极、以及连接至节点428的栅极。节点428用作逆变器416的输入，并且连接至互补位线BLB，并且节点426用作逆变器416的输出，并且连接至互补位线BL。逆变器418包括PMOS晶体管432和NMOS晶体管434。晶体管432具有连接至节点424的源极、连接至节点428的漏极、以及连接至节点426的栅极。晶体管434具有连接至节点430的源极、连接至节点428的漏极、以及连接至节点426的栅极。节点428用作逆变器418的输出，并且连接至互补位线BLB，并且节点426用作逆变器418的输入，并且连接至互补位线BL。节点424可以直接连接至高压电源或PMOS晶体管436的漏极。晶体管436使其源极连接至高压电源，并且其栅极被配置成接收感应使能控制信号SEB。高压电源可以具有设置在VDD的电压，或者其可以被设置在具有比VDD的电压电平更高的电压电平的升高电压处。节点430可以直接连接至低压电源，或者节点430可以连接至NMOS晶体管438的漏极。晶体管438使其源极连接至低压电源，并且其栅极被配置成接收感应使能控制信号SE。低压电源可以设置为接地、VSS、或具有负电压电平或者低于接地或VSS的电压电平的电压电平的电压。虽然晶体管408、410、412和414被示出为NMOS晶体管，但是本领域技术人员将理解，位单元402和404可以通过使WL以及其他电压反向，使用PMOS晶体管实现。参考图6A描述从编程零位单元402读取逻辑零，其中，图6A是根据图4中所示的ROM阵列400从差分ROM位单元读取逻辑零的方法600的一个实例的流程图。在框602，互补位线BL和BLB通过连接至互补位线BL和BLB的预充电电路(未示出)被充电至预充电电压Vrc。在一些实施例中，Vpc的电压电平可以约等于差分ROM阵列400的电源电压VDD。如本领域技术人员可以理解的，预充电电压V rc可以具有相对于VDD和VSS的其他电压电平。在框604，互补位线BL和BLB与预充电电压Vrc断开，并且与一行位单元402、404 (数据被从其读取)相关的WL在框606被激活。在框608，从其读取数据的单元中列中的读出放大器606被激活。框604、606和608可以以非连续顺序被执行(即，框608可以在框606或框604之前执行)或者可以与另一个同时执行。当晶体管408的Ves大于阈值电压VT4(I8，WL为高时，晶体管408导通。通过使晶体管408导通，当电流流过晶体管408时，BL被拉向地或者拉至低压电平。当晶体管410的源极和漏极不连接至BLB，由于BLB上的电荷不具有到地的路径导致WL是逻辑一时，线BLB
保持在逻辑一。在从编程零位单元402读取逻辑零期间，读出放大器406帮助增加BLB上的电压并且减小BL上的电压。例如，读出放大器406可以通过将高压提供给晶体管438的栅极的感应使能信号SE和将低压提供给晶体管436的栅极的感应使能信号SEB被激活。晶体管438的栅极处的高压使晶体管438导通，这导致节点430被下拉，并且晶体管436的栅极处的低压使晶体管436断开，这导致节点424被上拉。由晶体管408拉低的BL导致低压在节点426处被接收，其中，节点是晶体管418的输入。由于晶体管434和432的源极连接至低压电源和高压电源，导致节点426处的低压使晶体管434断开并且使晶体管432导通。当晶体管432导通并且晶体管434断开以帮助互补位线BLB拉高时，高压电源的电压在节点428 (其连接至互补位线BLB)处发展。由于晶体管422和420的栅极连接至高压并且它们各自的源极连接至低压电源和高压电源，导致节点428被拉高使晶体管422导通并且使晶体管420断开。晶体管422导通使低压电源连接至节点426 (其连接至BL)，以帮助互补位线BL拉低。在框610，读出放大器406断开，或者与互补位线BL和BLB断开。读出放大器406通过使感应使能控制信号SE转变为逻辑低并且使感应使能控制信号SEB转变为逻辑高，可以断开或者与互补位线BL和BLB断开。在晶体管438的栅极处接收的低压使晶体管438断开，使得节点430有效地浮置，并且在晶体管436的栅极处接收的高压使晶体管436断开，使得节点124有效地浮置。当方法600返回至框602时，互补位线BL和BLB可以连接至预充电电压Vrc。参考图6B描述从编程一位单元404读取逻辑一，其中，图6B是根据图4中所示的差分ROM阵列600的从差分ROM位单元读取逻辑一的方法620的一个实例的流程图。在框622，互补位线BL和BLB被充电至预充电电压Vrc。如上所述，Vrc的电压电平可以约等于1/2VDD，但是预充电电压Vrc可以具有相对于VDD的其他电压电平。在框624，互补位线BL和BLB与预充电电压断开，使得BL和BLB可以浮置。WL在框626处被激活，以选择一行位单元402、404，在框628处，数据被读取的单元中列中的读出放大器406被激活。本领域技术人员将理解，框624、626和628可以以非连续顺序执行(即，框628可以在框626之前执行，框626可以在框624之前执行)或者可以与另一个同时执行。当晶体管414的Ves大于阈值电压Vt414时，WL将高压提供给晶体管414的栅极，以使晶体管414转变为导通状态。当电流流过晶体管414，晶体管414导通时，BLB被拉向地或者拉至低压电平。当由于晶体管410的源极和漏极不连接至BL，在BL上的电荷不具有到地的路径，导致WL是逻辑一时，线BL保持在逻辑一。在从编程一位单元404进行逻辑一的读取操作期间，读出放大器406帮助增加BL上的电压，同时减小BLB上的电压。例如，读出放大器406可以通过在晶体管438的栅极处接收逻辑一(即，SE是高压)并且在晶体管436的栅极处接收逻辑零(即，SEB是低压)被激活。在晶体管438的栅极处的高压使晶体管438导通，这导致节点430被下拉，并且晶体管436的栅极处的低压使晶体管436断开，这导致节点424被上拉。
当BLB通过晶体管414导通被下拉时，低压在晶体管420的输入(即，节点428)处被接收，这使得由于晶体管422和420各自的源极连接至低压电源和高压电源导致的晶体管422断开和晶体管420导通。当晶体管420导通并且晶体管422断开以帮助互补位线BL拉高时，高压电源的电压在节点426(其连接至互补位线BL)处发展。由于晶体管434和432的栅极连接至高压，并且它们的各自源极连接至低压电源和高压电源，节点426被拉高使晶体管434导通，并且使晶体管432断开。晶体管434导通使低压电源连接至节点428 (其连接至BLB)，以帮助互补位线BLB被拉低。在框630，读出放大器406断开或者与互补位线BL和BLB断开。读出放大器406可以通过使感应使能控制信号SE转变为逻辑低并且使感应使能控制信号SEB转变为逻辑高，断开或者与互补位线BL和BLB分离。在晶体管438的栅极处接收的低压使晶体管438断开，使得节点430有效地浮置，并且在晶体管436的栅极处接收的高压使晶体管436断开，使得节点424有效地浮置。当方法620返回至框622时，互补位线BL和BLB可以连接至预充电电压Vrc。图7示出包括多个编程一位单元102、402和编程零位单元104、404的差分ROM阵列700的实施例。如图7中所示，每个位单元102、402、104和404布置成行并且连接至字线(“WL”)，并且每个位单元102、402、104和404布置为列连接至差分位线对BL和BLB。至少一个差分读出放大器(“SA”)106连接于每个差分位线对BL和BLB之间，用于增加读取存储在位单元102、402、104和404中的数据的位的速度。编程零位单元102 (即当读取时输出逻辑零的位单元)包括具有接地的源极、连接至差分位线(即，BL)之一的漏极、以及连接至WL的栅极的第一晶体管108。第二晶体管110具有连接至WL的栅极和连接至另一互补位线(即，BLB)的漏极和源极。编程零位单元402中的每个都包括一对晶体管408和410，其每个都具有连接至公共WL的栅极。晶体管408具有接地的源极和连接至BL的漏极。晶体管410的漏极和源极浮置，即晶体管410的漏极和源极不连接至BLB。编程一位单元104(即，当读取时输出逻辑一的位单元)也包括一对晶体管112、114。晶体管112具有连接至WL的栅极和连接至互补位线之一(即，BL)的源极和漏极。晶体管114具有连接至WL的栅极、连接地或者低压电源线的源极、以及连接至另一互补位线BLB的漏极。编程一位单元404中的每个都包括具有连接至互补位线BL的栅极的第一晶体管412和具有连接至互补位线BLB的栅极的第二晶体管414。晶体管412具有接地或者连接至低压电源线的源极和连接至BLB的漏极。虽然晶体管108、408、110、410、112、412、114和414被示出为匪03晶体管，但是本领域技术人员将理解，位单元102、402、104和404可以通过使WL的电压以及其他电压反向，使用PMOS晶体管实现。以上描述了从位单元102、402、104和404读取逻辑零和逻辑一
并且不再重复。在一些实施例中，差分只读存储器阵列包括连接至第一和第二位线的差分读出放大器。第一位单元连接至第一字线以及第一和第二位线。至少一个位单元包括具有连接至 第一字线的栅极、连接至第一位线的漏极、以及连接至第一电源线的源极的第一晶体管。第二晶体管具有连接至第一字线的栅极。第二晶体管的源极和漏极或者均连接至第二位线或者均不连接至第二位线。在一些实施例中，半导体存储器包括多个差分读出放大器和多个差分只读位单元，每个差分读出放大器都连接至各自位线对，并且多个差分只读位单元布置成多行和多列。多行中的每行都与各自字线相关，并且多列中的每列都与各自位线对相关。第一位单元设置在第一行中。第一位单元包括具有连接至第一字线的栅极、连接至第一电源的源极、以及连接至第一位线的漏极的第一晶体管。第二晶体管具有连接至第一字线的栅极、均连接至第二位线或者均不连接至第二位线的源极和漏极。由于在此披露的差分ROM位单元和阵列具有较小信号摆幅，与传统ROM位单元和阵列相比，差分ROM位单元和阵列有利地消耗较少功率。另外，由于每个位线可以实现更多位单元，与传统单端ROM阵列相比，差分ROM阵列在半导体基板上需要较小面积。当与具有单端位单元的传统ROM阵列相比时，由于减少的位线负载，使得差分ROM阵列还可以以更高速度操作和/或减小充电共享效果。虽然已经根据典型实施例描述了电路和方法，但是不限于此。然而，所附权利要求应该被广泛地解释，以包括电路和方法的其他改变和实施例，这可以在不脱离电路和方法的等价物的范围的情况下由本领域技术人员作出。
权利要求
1.一种差分只读存储器阵列，包括 差分读出放大器，连接至第一位线和第二位线；以及 第一位单元，连接至第一字线以及所述第一位线和所述第二位线，所述至少一个位单元包括: 第一晶体管，具有连接至所述第一字线的栅极、连接至所述第一位 线的漏极、以及连接至第一电源线的源极；以及 第二晶体管，具有连接至所述第一字线的栅极， 其中，所述第二晶体管的源极和漏极 均连接至所述第二位线，或者 均不连接至所述第二位线。
2.根据权利要求I所述的差分只读存储器阵列，其中，所述第二晶体管的源极和漏极连接在一起并且连接至所述第二位线。
3.根据权利要求2所述的差分只读存储器阵列，进一步包括第二位单元，连接至所述第一字线以及第三位线和第四位线，所述第二位单元包括 第三晶体管，具有连接至所述第一字线的栅极、连接至所述第三位线的漏极、以及连接至所述第一电源线的源极；以及 第四晶体管，具有连接至所述第一字线的栅极和连接至所述第四位线的漏极和源极。
4.根据权利要求2所述的差分只读存储器阵列，进一步包括第二位单元，连接至第二字线以及所述第一位线和所述第二位线，所述第二位单元包括 第三晶体管，具有连接至所述第二字线的栅极、连接至所述第一位线的漏极、以及连接至所述第一电源线的源极；以及 第四晶体管，具有连接至所述第二字线的栅极和连接至所述第二位线的漏极和源极。
5.根据权利要求2所述的差分只读存储器阵列，进一步包括第二位单元，连接至第二字线以及所述第三位线和所述第四位线，所述第二位单元包括 第三晶体管，具有连接至所述第二字线的栅极和连接至所述第一位线的源极和漏极；以及 第四晶体管，具有连接至所述第二字线的栅极、连接至所述第二位线的漏极、以及连接至所述第一电源线的源极。
6.根据权利要求I所述的差分只读存储器阵列，其中，所述第二晶体管的漏极和源极与所述第一和第二字线断开， 并且，所述差分只读存储器阵列进一步包括第二位单元，连接至所述第一字线并且设置在第二位线和第三位线之间，所述第二位单元包括 第三晶体管，具有连接至所述第一字线的栅极、连接至所述第三位线的漏极、以及连接至所述第一电源线的源极；以及 第四晶体管，具有连接至所述第一字线的栅极和不连接至所述第四位线的漏极和源极。
7.一种半导体存储器，包括 多个差分读出放大器，每个均连接至各自位线对；以及 多个差分只读位单元，布置成多行和多列，多行中的每行都与各自字线相关，并且多列中的每列都与各自位线对相关， 其中，第一位单元设置在第一行中，并且包括 第一晶体管，具有连接至第一字线的栅极、连接至第一电源的源极、以及连接至所述第一位线的漏极；以及 第二晶体管，具有连接至所述第一字线的栅极以及源极和漏极，所述源极和所述漏极 均连接至所述第二位线，或者 均不连接至所述第二位线。
8.根据权利要求7所述的半导体存储器，其中，所述第一位单元被配置成将逻辑零输出至所述第一位线，并且所述第二晶体管的所述源极和所述漏极均连接至所述第二位线。
9.根据权利要求8所述的半导体存储器，其中，所述第一行包括第二位单元，所述第二位单元包括 第三晶体管，具有连接至所述第一字线的栅极、连接至所述第一电源的源极、以及连接至所述第三位线的漏极；以及 第四晶体管，具有连接至所述第一字线的栅极和连接至第四位线的源极和漏极。
10.根据权利要求8所述的半导体存储器，其中，所述第一位单元和第二位单元设置在第一列中，所述第二位单元被配置成在读取操作期间将逻辑零输出至所述第一位线，并且包括 第三晶体管，具有连接至第二字线的栅极、连接至所述第一电源的源极、以及连接至所述第一位线的漏极；以及 第四晶体管，具有连接至所述第二字线的栅极和连接至所述第二位线的源极和漏极。
全文摘要
差分只读存储器阵列包括连接至第一和第二位线的差分读出放大器。第一位单元连接至第一字线以及第一和第二位线。至少一个位单元包括具有连接至第一字线的栅极、连接至第一位线的漏极、以及连接至第一电源线的源极的第一晶体管。第二晶体管具有连接至第一字线的栅极。第二晶体管的源极和漏极均连接至第二位线或者均不连接至第二位线。
文档编号G11C7/06GK102903382SQ20121000566
公开日2013年1月30日 申请日期2012年1月9日 优先权日2011年7月28日
发明者刘逸群 申请人:台湾积体电路制造股份有限公司