专利名称：存储可靠性验证技术的制作方法
技术领域：
本发明总体上涉及存储领域，更具体地，涉及用于验证存储可靠性的设备和方法。
背景技术：
半导体存储器为个人计算机系统、基于嵌入式处理器的系统、视频成像电路、以及通信设备等存储数字编码数据。通常，存储设备包括按照行和列布置的存储单元阵列，其中，每个存储单元包括存储至少一位数据(例如，逻辑“I”或逻辑“O”)的数据存储元件。尽管这些数据存储元件通常提供可靠的数据保持力，但是在某些情况下可能发生数据错误。例如，这种数据错误可能导致已经写入単元的预期是逻辑“I”被读作逻辑“0”，或相反。由于数据错误会导致系统中不期望的结果，所以工程师カ图限制存储设备中数据错误的数量。
内建自测(BIST)模块是已开发出的、为了限制或防止数据错误的ー项技木。BIST模块通常向阵列写入“ I”和/或“ O”模式，随后读取阵列的存储单元以检查相同的“ I”和/或“O”模式是否被回读。经常在存储设备运送给终端用户前执行BIST测试(例如，在生产エ厂中执行BIST测试)，然而，有时也可以在用户已使用该设备之后执行BIST测试。在任一情况下，如果识别出故障単元，那么BIST模块可以将该故障単元的地址映射至冗余(可靠)存储单元的地址，使得意图访问该不为終端用户所知的故障単元的存储器操作被重新路由至冗余(可靠)单元。这有助于确保终端使用者获得准确存储数据的可靠存储设备。尽管常规的BIST方法是有用的，但是本发明人意识到关于存储单元阵列的可靠性的更详细信息在许多情况下是有益的。例如，本发明人意识到这将有助于产生关于存储単元的读和/或写裕量的数据，从而有利于避免将来因为“弱”存储单元而导致的数据错误。因此，本公开的各方面提供了用于验证存储单元可靠性的技木。
发明内容
根据本发明的ー个方面，提供了ー种存储设备，包括存储单元，该存储単元包括ー对交叉耦合的反相器，被配置为协同地存储至少一位数据，以及第一和第二存取晶体管，第一和第二存取晶体管的各自的源极耦接至所述反相器的相应的输入端；第一和第二位线，分别耦接至第一和第二存取晶体管的各自的漏扱；字线，分别耦接至第一和第二存取晶体管的第一和第二栅极；第一和第二位线驱动器，分别耦接至第一和第二位线；第一和第二位线驱动器被配置为基于将被写入存储单元的所预期的数据状态来选择性地有效对于第一和第二位线的预定电流脉冲；以及失真电路，耦接至第一和第二位线，并被配置为在字线有效的同时，向第一或第二位线中的至少一条增添电流或从第一或第二位线中的至少ー条减少电流，从而测试存储単元的写裕量或读裕量。根据本发明的另一方面，提供了一种用于存储单元的内建自测(BIST)的方法，包括使用位线驱动器电路从而在第一时间期间对存储单元的第一和第二位线持续施加第一预定电流脉冲，其中，从分别对应于第一和第二数据值的第一和第二电流脉冲中选择预定电流脉冲；在对第一和第二位线持续施加第一预定电流脉冲的同时，通过使用耦接至第一或第二位线中的至少一条的预充电电路来干扰第一预定电流脉冲；以及在干扰第一预定电流脉冲的同时，使存储单元的字线有效从而在第一时间期间执行第一所预期数据值的测试写操作。根据本发明的又一方面，提供了一种用于存储单元的内建自测(BIST)的方法，包括通过跨第一和第二位线施加写偏压，从而向存储单元写入所预期数据值，其中，第一和第二位线耦接至存储单元；在已经写入所预期数据值之后，将耦接至存储单元的第一和第二位线这两者预充电至相同的第一失真电位，其中，第一失真电位处于VDD与VSS之间；在第一和第二位线预充电至第一失真电位之后，使存储单元的字线有效从而将来自存储单元的读电流脉冲提供至第一和第二位线中的至少一条，并且同时将第一失真电流施加至第一和第二位线中的至少一条；随后从存储单元读取实际值以确定第一失真电位与第一失真电流是否非期望地改变了先前写入所述存储単元的所预期数据值。
图I示出根据ー些实施方式的存储设备。图2是示出根据ー些实施方式的、测试存储单元的读裕量的ー种方式的时序图。图3是示出根据ー些实施方式的、测试存储单元的写裕量的ー种方式的时序图。图4是根据一些实施方式的存储设备。图5是根据一些实施方式的、包括弱读操作的存储器存取操作的流程图。图6是示例性时序图。图7是根据一些实施方式的、包括弱写操作的存储器存取操作的流程图。图8A至图SB是根据一些实施方式的、包括存储单元阵列的存储设备的框图。
具体实施例方式现在參照附图描述所要求主题，其中，通篇使用相似的參考标号来指代相似的元件。在下面的描述中，出于说明的目的，阐述了多个具体细节，从而提供对所要求主题的透彻理解。然而，所要求的主题显然可以在没有这些具体细节的情况下实现。例如，下面关于静态随机存取存储器(SRAM)设备描述了根据本发明的各方面的ー些概念，但是应当理解，这些概念同样适用于诸如单端ロ(SP) SRAM、双端ロ(DP) SRAM、或其它多端ロ SAM设备的使用交叉耦合反相器的其它存储设备。本公开的ー些实施方式涉及对于半导体存储器进行可靠性验证的改进技术。本发明的各方面涉及测试单元的读和/或写裕量的BIST测试，而非仅通过判定存储单元在正常的读/写条件下是否准确存储“I”或“O”来执行BIST测试。在本BIST测试期间，读和/或写裕量可以是递增加强(incrementally stressed)直到针对单元确定故障点。以这种方式，可以识别阵列中的“弱”存储单元，如果必要的话可以采取适当的动作，从而处理这些弱单元。图I示出根据ー些实施方式的存储设备100。存储设备中的存储单元101包括具有ー对交叉耦合反相器104、106 (其间耦接第一和第二存储节点SN、SN’ )的数据存储元件(data storage element)。第一和第二存取晶体管108、110的各自源极分别稱接至第一和第二贮存节点SN、SN’，并且各自的漏极分别耦接至第一和第二位线BL、BL’。由于存取晶体管提供双向电流，因此应当理解，术语“源扱”和“漏极”在这里是稍微任意的且可以互換。字线WL耦接至存取晶体管108、110的各自的栅极端子，其中，选择性有效(assert)字线WL以选择性地将第一和第二存储节点SN、SN’分别耦接至第一和第二位线BL、BL’。在下面更多细节中将认识到，存储设备100还包括耦接至第一和第二位线BL、BL’的失真电路112。为了测试存储单元(memory cell)101的读裕量或写裕量，失真电路112被配置为向第一或第二位线BL、BL’中的至少一条施加递增的失真等级(例如，不同的失真电位和失真电流)。由于生产期间制造的变化/缺陷，交叉耦合反相器104和106的晶体管不是理想上相同的。结果，不同的存储单元将能够承受不同的失真等级而不翻转(flip)存储在単元中的数据状态。例如，对于ー些存储単元，反相器104、106可以吸收对应于第一失真等级的电流和电压而不翻转存储在単元中的数据值，但是当施加更大的第二失真等级时，単元将进行翻转。然而，其它存储単元可以具有以下反相器104、106 :其对于经受住第一和第二失真等级而不翻转存储在该其它単元中的数据值是充分対称的。反相器是特定非対称的其它存储单元，在施加第一或第二失真等级时该存储单元可以使它们的数据翻转。无论哪种情况，测试模块116 (例如，诸如芯片上BIST模块或外部自动测试设备)于是可以分析和存储该递增的失真测试的結果。 图2示出与一些实施方式一致的一系列波形200。具体地，图2示出三个正常的读操作(202、204、206)、以及两个失真操作(例如，第一“弱”失真操作208，以及第二“強”失真操作210)。正如下面更充分理解的，这些波形200示出ー种方式在该方式中，失真电路112能够以不同失真电位和不同失真电流的形式将不同的失真等级施加至位线BL、BL’中的至少一条，从而递增地测试针对图I的存储单元101的读裕量。先于图2所示的操作，存储单元101存储了先前写入单元的所预期的数据状态。在图2的实现方式中，例如，第一和第二存储节点SN、SN’存储所预期的数据状态，其中例如，对应于所预期的数据状态逻辑“1”，存储节点电压(Vsn)为高，互补存储节点电压(Vsn，)为低。在正常读操作202期间，位线BL、BL’的寄生电容(图1，114、114’)预充电至212处的高电压(例如，VDD)。在预充电完成之后，通过在214处有效字线WL来开始电荷迁移态。由于最初存储在存储单元中所预期的数据状态而使Vsn最初为高，所以反相器106中的η型晶体管最初是有源的，这导致随着Vsn,和预充电位线Vt拉低而电流Icell流动。一旦Vsr和Vt拉低，存储节点SN、SN’再次达到由反相器104、106相互加强的稳定互补电压情況。然后，在214处无效(de-assert)字线WL，进而在216处开始数据感测状态。在216期间，激活传感放大器以检测作为通过位线电压V/V’所反映的(例如，图2中，其中，V为高而Vバ为低对应于正从存储单元读取的逻辑“I”数据状态)、从单元读取的实际数据状态。因为从单元读取的实际的数据状态与图2中所预期的数据状态相同，所以正常的读操作返回“正确”結果。然后，在208中执行第一失真操作。在第一失真操作期间，在218处，失真电路112驱动电流通过位线，从而将位线BL和BL’都设定为第一基本恒定失真电位220。虽然建立第一失真电位220，但是两条位线具有相同的电位ー该电位此时小于VDD。在第一位线已经稳定在第一失真电位220之后，在222处，有效字线WL从而将位线耦接至它们各自的存储节点。在有效字线WL的同时，失真电路112在至少一条位线上驱动第一失真电流224。第一失真电流224与从单元的交叉耦合反相器输出的读电流(例如，图I中的1。611)相反。例如，在图2的实施方式中，单元电流Ieell趋于拉低BL’上的电压，而第一失真电流224趋于拉升BL’上的电压。尽管如此，随后的正常读操作204仍然提供“正确”結果。正如通过第ニ正常读操作204所证实的，単元没有被第一失真操作208 “翻转”。随后，在210处执行第二(更强的)失真操作。在第二失真操作210期间，在226处，失真电路提供第二电流，从而将位线BL和BL’设定为第二基本恒定失真电位228 (例如，比VDD小35%)。在228期间，两条位线的电压再次相同，现在小于VDD的该电压此时比针对第一失真电位220的位线的电位小了很多。在位线已经稳定在第二失真电位228之后，在230处有效字线，并且失真电路112向位线提供第二失真电流232,其中第二失真电流具有大于第一失真电流224的幅度。对于所示的単元，反相器104的PMOS晶体管不够大到足以吸收第二失真电流232，使得第二失真操作强制节点SN减弱，并且使存储节点在234处“翻转”。因此，在随后的正常读操作206期间从存储单元读取的实际数据状态不同于所预期的数据状态，从而推断第二失真操作232导致数据翻转。测试模块116可以存储第二失真等级作 为对存储单元100的强度(strength)的测量。正如现在參照图3讨论的，失真电路112也可以用于测试存储单元的写裕量。与图2中交叉耦合反相器104、106驱动位线BL、BL’上的电压的读操作相反；图3中驱动位线从而设定存储在交叉耦合反相器中的数据状态。在该上下文中，失真电路112可以使位线上的能量失真，从而强调(stress)存储单元的写裕量。现在，将在下面讨论三个示例性的写操作(正常写操作302、具有第一失真等级的写操作304、以及具有第二失真等级的第二写操作306)。在正常写操作302期间，在308处，位线基于将要写入存储单元的数据状态而被偏置。例如，在302处要写“ 1”，V被驱动至I以及V被驱动至O。在位线偏置的同时，在310处有效字线，使得电荷分别在位线BL、BL’与存储节点SN、SN’之间迁移，从而在312处将存储単元变为具有所预期的数据状态。正常读操作314确认所预期的数据状态被正确写入单元。在失真的写操作304和306期间,位线最初被再次偏置,从而对应于要被写入存储单元的所预期的状态。然而，在第一(弱)失真304期间，BL上的电位略高于VSS (考虑到308来观察316)并且BL’上的电位处于VDD。BL上略高于VSS的电位降低了在电荷迁移态期间对单元进行编程时施加至交叉耦合反相器的总偏置。318中的正常读操作确认正确的值实际上被写入単元。相反，在第二失真写操作306中，在位线偏置阶段，BL’上的电压上升更多(考虑到308来观察322)进而施加甚至更大的失真电流(參见324)。第二失真如此大，使得被提供为向单元写入新数据状态的电荷不足以“翻转”存储节点SN和SN’上的状态。结果，没有新数据写入単元。因此，当在326处发生随后的读操作吋，从单元读取实际的数据值为“0”，但是预期是值“I”。因此，在306中，可以将第二失真等级作为存储单元的強度的測量值进行存储。图4示出根据ー些实现方式的存储设备400的另ー实施方式。存储设备可以包括下拉电路414、上拉电路416、和/或位线驱动器电路418、418’。任何这些电路(例如，414、416、和/或418/418’)可以接收适当的控制信号以提供递增的失真等级，从而如本文所构想的那样用作失真电路(例如，图I的失真电路112)。此外，在其它实施方式中，単独的基准源(例如，420或420’)可以将来自总电源(global supply)的电荷传递至位线中的至少ー条。因此，如果存在，那么基准源(例如，420)同样可以如本文所构想的那样构成失真电路(例如，图I的失真电路112)。例如，针对写裕量测试，单个基准源(例如，420)可以传递来自总电源的电荷从而在单条位线(例如，BL)上建立在VDD与VSS之间的基准电压。针对读裕量测试，相反，两个基准源(例如，420、420’)可以传递来自总电源的电荷从而在两条位线(例如，BL、BL’ )上建立处于VDD与VSS之间的基准电压。因此，应当理解，尽管ー些实施方式包括全部这些部件414至420从而实现读裕量和写裕量测试，但是其它实施方式的特征在于没有这些部件中的ー个或多个。此外，为了与此一致地执行失真操作，任何这些部件414至420可以用作“预充电电路”。根据本领域的普通技术人员对于术语“预充电”所理解的常规含义，“预充电”电路可以拉升或拉低位线，只要对于预定的充电量如此即可。此外，该 预充电电路可以包括ー个或多个预充电元件(例如，诸如PMOS晶体管的一个或多个上拉元件；诸如NMOS晶体管的一个或多个下拉元件；一个或多个基准源；和/或上拉元件和/或下拉元件和/或基准源的组合)。示出的下拉电路或元件414包括以第一组422和第二组424布置的多个η型晶体管。第一组晶体管422被布置为彼此并联且耦接至第一位线BL，而第二组晶体管424被布置为彼此并联且耦接至第二位线BL’。尽管图4仅示出并联耦接至各位线的两个η型晶体管，但是应当理解，从ー个到将近无限多个的任何数量的η型晶体管都可以耦接至各位线。此外，尽管示出的实施方式示出第一组422中的晶体管的栅极连接至第二组424中的晶体管的栅极，但是在其它实施方式中，第一组422中的各晶体管可独立于第二组424中的各晶体管而有效，从而提供宽范围的偏置条件。设置具有可単独地有效的栅极的各晶体管，其提供可以由下拉电路应用的更宽、更灵活范围的偏置条件，但是同样地，由于布线要求等而趋于消耗更多面积。示出的上拉电路或元件416包括以第三组426和第四组428布置的多个P型晶体管，其同样允许使用多重“加強”等级。第三组晶体管426被布置为彼此并联且耦接至第一位线BL，而第四组晶体管428被布置为彼此并联且耦接至第二位线BL’。尽管图4仅示出并联耦接至各位线的两个P型晶体管，但是应当理解，从ー个到将近无限多个的任何数量的P型晶体管都可以耦接至各位线。此外，尽管示出的实施方式示出第三组426中的晶体管的栅极连接至第四组428中的晶体管的栅极，但是在其它实施方式中，第三组426中的各晶体管可独立于第四组428中的各晶体管而有效，从而提供宽范围的偏置条件。设置具有可单独地有效的栅极的各晶体管，其提供可以由上拉电路应用的更宽、更灵活范围的偏置条件，但是同样地，由于布线要求等而趋于消耗更多面积。施加于第一或第二位线中的至少一条的失真电位(例如，图2中的220/228)和/或失真电流(例如，图2中的224/232)可以被迭代地调节(例如，通过有效第一、第二、第三、以及第四组422至428中的晶体管的不同组合)以测试不同的读或写裕量。对于每次迭代，存储设备可以检查从数据存储元件读取的实际数据值是否对应于所预期的数据值。通过迭代地将实际数据值与所预期的数据值进行比较，可以确定针对数据存储元件402的读和写故障情况。将參照图5至图8描述可以如何测试读和写裕量的额外实例。图5至图6示出示例性弱读操作，图7至图8示出示例性弱写操作。尽管将这些实例示出并且描述为一系列动作、事件、或波形，但是本公开并不限于这种动作、事件、或波形的示出的顺序。对于本文公开的其它方法来说这也是适用的。例如，除本文示出和/或描述那些之外，ー些动作可以按照不同顺序和/或与其它动作或事件同时发生。此外，并不需要所有示出的动作，波形形状仅是示例性的，并且其他波形可以显著不同于那些示出的波形。此外，可以在ー个或多个単独的动作或阶段中执行本文所描绘的ー个或多个动作。现在转向图5，可以看到包括了跟随有弱读操作504的正常写操作502的存储器存取方法500。在向耦接至存储元件的第一和第二位线中的至少一条施加预定电流脉冲时的506处，开始正常写操作502。从分别对应于第一和第二数据值的第一和第二电流脉冲中选择该预定电流脉冲。该预定电流脉冲可以由位线驱动器电路(例如，图4中的418和/或418’ ) 提供。在508处，在持续施加正常的写电流脉冲的同时，使存储单元的字线有效从而对存储单元执行所预期的数据值的正常写操作。在字线无效且BL和BL’预充电至预定偏压时的510处，开始弱读操作504。在位线已经稳定之后，在512处，有效字线以便从存储单元读取实际的数据值。当有效字线吋，存储单元中的交叉耦合反相器将来自存储单元的读电流脉冲提供至第一和第二位线中的至少一条，其中，读电流脉冲取决于存储在存储单元中的数据值。为了“削弱”读电流脉冲从而测试针对单元的读裕量，在514处，减弱(例如，通过使用图4中的下拉电路414)来自至少一条位线的ー些读电流脉冲。在516处，当第一和第二位线耦接至传感放大器以读取単元中的实际数据值时，继续弱读操作。如果从存储单元读取的实际数据值不同于针对存储单元所预期的数据值，则弱读电流脉冲作为针对单元的故障条件而被存储。可以迭代地调节(例如，通过使用建立图4中的可变电阻分压器的上拉和下拉电路414、416内的晶体管的不同組合)读电流脉冲所减弱的电流量以准确表征针对存储单元的读裕量。图6示出与图5的实施方式一致的更详细的时序图。时序图600示出以下实例在602期间，标准写操作被用于向存储单元写入“O”(例如，图5的502)，然后，在604期间，执行标准读。如果单元正常运行，那么602期间的标准读将返回“O”作为存储在単元中的值。在606期间的可选的空闲周期、608期间的可选的标准写“I”、以及610期间的另一可选的空闲周期之后；在612中执行弱读操作以测试存储在単元中的数据状态的“強度”。应当认识到，尽管在示出的实例中选择了“ I ”和“ O”状态的示例性组合，但是可以代替地使用数据状态的其它组合。更具体地，在602期间，通过将第一电流脉冲施加至位线BL、BL’来执行正常的写操作。在时间602期间，第一电流脉冲在BL上建立相对低的DC电压(例如，Vss)以及在BL’上建立相对高的DC电压(例如，VDD)。在施加电流脉冲的同时，有效字线WL，从而在614处，将第一存储节点SN驱动至相对低的DC电压以及将第二存储节点SN’驱动至相对高的DC电压。一旦数据状态(例如，“O”)存在于存储节点SN、SN’上，存储单元中的交叉耦合反相器相互加强这种数据状态。在正常写602的结尾，WL返回至无效状态，并且在存储单元中锁存该预期的数据状态。接下来，在604期间执行标准读操作。为了有助于读操作，在616处，首先将位线BL、BL’预充电至相对高的DC电压(例如，VDD)。在预充电完成之后，位线BL、BL’浮置而在618处有效字线WL，其将存储节点SN、SN’分别耦接至位线BL、BL’。因此，存储単元中的交叉耦合反相器驱动(其已经将存储节点SN、SN’分别驱动至“ 0”、“1”状态)降低BL而保持BL’高。然后，无效字线，此后激活传感放大器以测量位线BL、BL’上的电荷，并且确定“O”被存储在存储单元中。在该实例中，因为已经在时间604期间回读出预期要在602期间写入单元中的数据状态，所以存储单元此时正常运行。在606期间发生可选的空闲阶段(其再次将位线预充电至相对高的DC电压)之后，在608期间，可选地执行标准写“I”数据状态。在610期间的另一可选的空闲状态(其中位线预充电)之后，在612中执行弱读。在弱读612期间，同时地利用下拉电路(例如，图4中的414的SI，η)和上拉电路 (例如，图4中的416的Sl，p)中的晶体管子集来有效字线WL。该偏置状态将中电流和电压条件经由位线BL、BL’施加至交叉耦合反相器。该弱读操作事实上是否从存储単元中读取到所预期的值取决于単元中的反相器是否能够保持所预期的数据状态而不管由于下拉电路所引起的失真。例如，如果交叉耦合反相器足够强到保持所预期的状态(如通过线620、620’示出的)，那么读出正确的数据值。然而，如果交叉耦合反相器太弱而不能够保持所预期的状态(如通过线622、622’示出的)，则来自単元的实际数据值不同于所预期的数据值。现在转向图7，可以看到根据本公开的ー些方面的弱写操作700。方法700在702处开始，其中位线驱动器电路(例如，图4中418、418’)在第一时间期间将第一预定电流脉冲持续施加至存储单元的第一和第二位线。从分别对应于第一和第二数据值的第一和第二电流脉冲中选择该预定电流脉冲。在704处，在向第一和第二位线持续施加预定电流脉冲的同时，通过使用耦接至第一或第二位线中的至少一条的上拉或下拉电路中的至少ー个来干扰或改变该预定电流脉冲。在706处，在干扰该预定电流脉冲的同时，使存储单元的字线有效从而在第一时间期间执行第一所预期数据的弱写操作。在708处，对单元进行读取从而检查所预期数据值是否成功写入単元。图8A示出包括被布置为N列和M行的存储单元阵列的存储设备800的实例。沿着给定行的単元被耦接至共享的字线，并且沿着给定列的単元共享ー对互补的位线。例如，存储单元Cl-I至Cl-N耦接至字线WLl，并且可以通过有效字线WLl而被写入或读取。在字线WLl有效的同时，通过经由对应的位线驱动器向位线BLl至BLN’施加合适的电压来执行写操作，其中施加的位线电压代表要被写入附至对应的互补位线的存储单元的数据值。列多路复用器将大量位线中的ー对位线连接至ー组BL驱动器和SA—如图SB所示。BIST模块802被配置为应用刺激向量的预定集合，以控制位线驱动器、字线驱动器、预充电电路、下拉电路、以及其它元件，从而执行所期望的BIST测试。应当理解，这种BIST测试可以在生产之后就执行，或可替换地，有时可以在存储器已经分配给终端用户之后执行。如图8B所示，在一些实施方式中，可以将存储阵列的存储单元布置为跨给定行的多个字(例如，图8B中示出的四个字)。在这种情况下，可以在多个字之间共享传感放大器和/或失真电路。因此，例如，单个失真电路可以用于多行，这减少了实现整体存储设备所需的门(在许多情况下还有电力)的量。可以对图8A或图8B的存储设备执行以下程序，从而确定“弱单元”的存在。首先，在没有失真的情况下执行MBIST写操作，从而在存储阵列中产生所预期的数据模式。第二，执行MBIST正常读操作，以验证是否所有的存储单元都返回了针对正常读的所预期的数据模式以及写裕量。如果返回非预期的结果，则相应的单元可以复检或标记为故障。接下来，执行具有第一失真等级的MBIST读操作以检验存储单元在第一失真等级下是否返回所预期的結果。达到从设备读取的实际数据模式与所预期的数据模式之间存在任何差异的程度，记录该干扰的等级，可选地，连同相应的“弱”単元的地址。如果所有数据都正确，则将该存储器设置为使用下一更高的干扰水平用于读操作，并且再次读取这些单 元以检查从阵列读取的实际数据模式是否与所预期的数据模式相同。可以按照连续增加失真等级的方式继续该程序，直到检测出“弱”単元或直到所有単元提供正确数据一直到达到某预定的(例如，最大)的失真等级。可以利用针对写失真的适当设置，独立执行该程序。对于确定单元稳定性分布，允许更复杂的程序。在该程序中，在没有失真的情况下，MBIST被用于向产生已知的存储阵列内容的存储设备中写入数据模式。接下来，向単元施加第一读失真等级，并且使用MBIST读操作从而检查对于所预期数据模式的影响。接下来，如果从存储阵列读取的实际数据模式不同于所预期的数据模式，那么记录该失真等级作为干扰的相关极限。可选地，该方法还可以记录故障単元的地址。接下来，如果更高的失真等级是可配置的，那么应用更高级别的干扰，并且再次检测结果。可以利用针对写失真的适当设置来独立执行该程序。尽管已经參照一个或多个实施方式示出和描述了本公开，但是基于对该说明书和附图的阅读和理解，对于本领域的普通技术人员来说，可以有等效的改进和修改。例如，应当认识到，诸如“第一”和“第二”的识别符并不意指任何类型的排序或相对于其它元件的排列；相反地，“第一”和“第二”以及其它相似的识别符仅是普通识别符。此外，应当认识到，术语“耦接”包括直接和间接耦接。本公开包括全部这种修改和改进且仅通过下列权カ要求的范围限制。特别地，关于由上述部件(例如，元件和/或资源)执行的各种功能，尽管没有在结构上等同于执行于此示出的本公开的典型实施方式的功能的本公开结构，但是用于描述这种构成的术语除非有另外的表示，否则g在对应于执行所述构成的特定功能的任何构成(例如，功能性等同)。此外，尽管已经仅參照几个实现方式中的一个公开了本公开的特定特征，但是这种特征可以结合其它所期望的实施方式的一个或多个特征，并且有利于任何给定的或特定的应用。此外，在该申请和所附权利要求中使用的冠词“一”和“一个”理解为“ー个或多个”。此外，一定程度上，在详细的说明书或权利要求书中使用术语“包括”、“所有”、“具有”、“以”或它们的变形，这种术语g在以类似于术语“包括”的方式而被包含。
权利要求
1.一种存储设备，包括 存储单元，包括一对交叉耦合的反相器，被配置为协同地存储至少一位数据，以及第一和第二存取晶体管，所述第一和第二存取晶体管的各自的源极耦接至所述反相器的相应的输入端； 第一和第二位线，分别耦接至所述第一和第二存取晶体管的各自的漏极； 字线，分别耦接至所述第一和第二存取晶体管的第一和第二栅极； 第一和第二位线驱动器，分别耦接至所述第一和第二位线；所述第一和第二位线驱动器被配置为基于将被写入所述存储单元的所预期的数据状态来选择性地有效对于所述第一和第二位线的预定电流脉冲；以及 失真电路，耦接至所述第一和第二位线，并被配置为在所述字线有效的同时，向所述第一或第二位线中的至少一条增添电流或从所述第一或第二位线中的至少一条减少电流，从而测试所述存储单元的写裕量或读裕量。
2.根据权利要求I所述的存储设备，其中，所述失真电路包括 预充电电路，耦接至所述第一和第二位线中的至少一条，其中，为了测试所述存储单元的所述写裕量或读裕量，所述预充电电路被配置为向所述至少一条位线传送预定的电荷。
3.根据权利要求2所述的存储设备，其中，所述预充电电路包括 第一多个预充电元件，被布置为彼此并联并耦接至所述第一位线；以及 第二多个预充电元件，被布置为彼此并联并耦接至所述第二位线。
4.根据权利要求3所述的存储设备，其中，所述第一多个预充电元件中的每一个能够独立于所述第二多个预充电元件而有效。
5.根据权利要求3所述的存储设备，其中，所述第一多个预充电元件中的至少一个的控制端子连接至所述第二多个预充电元件中的至少一个的控制端子。
6.根据权利要求2所述的存储设备，其中，所述预充电电路包括 下拉电路，耦接至所述第一和第二位线中的至少一条，并且被配置为选择性地向所述第一和第二位线中的至少一条增添电流或从所述第一和第二位线中的至少一条减少电流以测试所述写裕量或读裕量。
7.根据权利要求6所述的存储设备，其中，所述下拉电路包括 第一多个下拉元件，被布置为彼此并联并耦接至所述第一位线；以及 第二多个下拉元件，被布置为彼此并联并耦接至所述第二位线。
8.根据权利要求7所述的存储设备，其中，所述第一多个下拉元件中的每一个相对于所述第二多个下拉元件中的每一个能够独立地有效。
9.根据权利要求7所述的存储设备，其中，所述第一多个下拉元件中的至少一个的控制端子连接至所述第二多个下拉元件中的至少一个的控制端子。
10.根据权利要求2所述的存储设备，其中，所述预充电电路包括 上拉电路，耦接至所述第一和第二位线中的至少一条，并且被配置为选择性地向所述第一和第二位线中的至少一条增添电流或从所述第一和第二位线中的至少一条减少电流从而测试所述写裕量或读裕量。
11.根据权利要求10所述的存储设备，其中，所述上拉电路包括 第一多个上拉元件，被布置为彼此并联并耦接至所述第一位线；以及第二多个上拉元件，被布置为彼此并联并耦接至所述第二位线。
12.根据权利要求11所述的存储设备，其中，所述第一多个上拉元件中的每一个相对于所述第二多个上拉元件中的每一个能够独立地有效。
13.根据权利要求11所述的存储设备，其中，所述第一多个上拉元件的至少一个的控制端子连接至所述第二多个上拉元件中的至少一个的控制端子。
14.根据权利要求2所述的存储设备，其中，所述预充电电路还包括 上拉电路，耦接至所述第一和第二位线中的至少一条； 下拉电路，耦接至所述第一和第二位线中的至少一条并被布置为与所述上拉电路串联； 其中，所述上拉电路和下拉电路形成电阻分压器，所述电阻分压器被布置为选择性地向所述第一和第二位线中的至少一条增添电流或从所述第一和第二位线中的至少一条减少电流，从而测试所述写裕量或读裕量。
15.根据权利要求2所述的存储设备 其中，所述一对交叉耦合的反相器被配置为在所述字线有效的同时向所述第一和第二位线中的至少一条传送表示存储在所述存储单元中的实际数据状态的读电流脉冲；以及其中，所述预充电电路从所述读电流脉冲中减少电流从而测试所述存储单元的读裕量。
16.根据权利要求I所述的存储设备，其中，所述失真电路包括 耦接至所述第一和第二位线的预充电电路，其中，所述预充电电路被配置为在所述预定电流脉冲和所述字线这两者都有效的同时向所述第一和第二位线中的至少一条增添电流或从所述第一和第二位线中的至少一条减少电流，从而测试所述存储单元的写裕量。
17.根据权利要求I所述的存储设备，还包括 内建自测(BIST)控制电路，被配置为迭代地增加向所述第一或第二位线中的至少一条增添的电流量或从所述第一或第二位线中的至少一条减少的电流量，并且还被配置为针对每次迭代来检查实际数据值是否对应于所预期的数据值。
18.根据权利要求2所述的存储设备，其中，所述预充电电路包括 基准源，被配置为传送来自总电源的电荷从而在所述第一和第二位线中的至少一条上建立VDD与VSS之间的基准电压。
19.一种用于存储单元的内建自测(BIST)的方法，包括 使用位线驱动器电路从而在第一时间期间对所述存储单元的第一和第二位线持续施加第一预定电流脉冲，其中，从分别对应于第一和第二数据值的第一和第二电流脉冲中选择所述预定电流脉冲； 在对所述第一和第二位线持续施加所述第一预定电流脉冲的同时，通过使用耦接至所述第一或第二位线中的至少一条的预充电电路来干扰所述第一预定电流脉冲；以及 在干扰所述第一预定电流脉冲的同时，使所述存储单元的字线有效从而在所述第一时间期间执行第一所预期数据值的测试写操作。
20.根据权利要求19所述的方法，还包括 在执行了所述测试写操作之后，从所述存储单元读取实际数据值，其中，预期所述实际数据值基本对应于所述第一所预期数据值；以及如果从所述存储单元读取的所述实际数据值不同于针对所述存储单元的所述第一所预期数据值，那么将所述第一预定电流脉冲的干扰与针对所述单元的故障条件相关联。
21.一种用于存储单元的内建自测(BIST)的方法，包括 通过跨第一和第二位线施加写偏压，从而向所述存储单元写入所预期数据值，其中，所述第一和第二位线耦接至所述存储单元； 在已经写入所述所预期数据值之后，将耦接至所述存储单元的所述第一和第二位线这两者预充电至相同的第一失真电位，其中，所述第一失真电位处于VDD与VSS之间； 在所述第一和第二位线预充电至所述第一失真电位之后，使所述存储单元的字线有效从而将来自所述存储单元的读电流脉冲提供至所述第一和第二位线中的至少一条，并且同时将第一失真电流施加至所述第一和第二位线中的至少一条； 随后从所述存储单元读取实际值以确定所述第一失真电位与所述第一失真电流是否非期望地改变了先前写入所述存储单元的所述所预期数据值。
22.根据权利要求21所述的方法，其中，所述随后读取所述存储单元包括 在所述读取电流脉冲后无效所述字线； 在所述字线无效的同时，将所述第一和第二位线预充电至VDD ； 在所述第一和第二位线已预充电至VDD之后，有效所述字线，以便从所述存储单元读取所述实际数据值；以及 将所述第一和第二位线耦接至传感放大器，从而读取所述单元中的所述实际数据值。
23.根据权利要求21所述的方法，还包括 基于所述所预期数据值是否被非期望地改变，选择性存储对应于所述第一失真电位或所述第一失真电流中的至少一个的失真等级作为针对所述存储单元的故障等级。
24.根据权利要求21所述的方法，还包括 将所述第一和第二位线这两者预充电至相同的第二失真电位，其中，所述第二失真电位处于VDD与VSS之间且不同于所述第一失真电位； 在所述第一和第二位线预充电至所述第二失真电位之后，有效所述字线从而将来自所述存储单元的第二读电流脉冲提供至所述第一和第二位线中的至少一条，并且同时将第二失真电流施加至所述第一和第二位线中的至少一条； 随后从所述存储单元读取第二实际值以确定所述第二失真电位以及所述第二失真电流是否非期望地改变了先前写入所述存储单元的所述所预期数据值。
全文摘要
本公开的一些实施方式涉及用于半导体存储器的改良的可靠性验证技术。并非仅通过判定存储单元在正常的读/写条件下是否准确存储“1”或“0”来执行BIST测试，本发明的各方面涉及测试单元的读和/或写裕量的BIST测试。在BIST测试期间，读和/或写裕量可以是递增加强直到针对该单元确定故障点。以这种方式，可以识别阵列中的“弱”存储单元，并且如果必要的话可以采取适当的动作来处理这些弱单元。
文档编号G11C29/12GK102810335SQ201210177349
公开日2012年12月5日 申请日期2012年5月31日 优先权日2011年5月31日
发明者乔尔·哈特施, 卡尔·霍夫曼, 彼得·胡贝尔, 西格马尔·克佩 申请人:英飞凌科技股份有限公司