专利名称：用于动态随机存取存储器的去耦电容值校准装置及方法
技术领域：
本发明涉及动态随机存取存储器，特别涉及一种具有去耦电容值校准电路的动态随机存取存储器。
背景技术：
动态随机存取存储器(Dynamic Random Access Memory, DRAM)的操作会依据其所执行的程序(process)来使用不同大小的电源电流值。为了确保动态随机存取存储器在正常操作下不会发生高电压降(large voltage drop)的情形,通常会设计对应所预期的最高电压降的去稱电容值(decoupling capacitance, decap)于其中，因而允许储备电荷,使得在较高电流的操作情形下，降低对电源(power supply)的需求。然而，随着半导体(semiconductor)技术的发展，动态随机存取存储器逐渐用于低功耗(low power)操作。在低功耗的动态随机存取存储器的设计中，多个局部的电压功耗域(local voltage power domain)可能会在省电模式(power down mode)时被关闭。当离开省电模式时，较高的去稱电容值可能会使动态随机存取存储器需要一段较长的时间来将这些局部的电压功耗域域重新启动。
发明内容
有鉴于此，本发明提供一种具有可变去耦电容值的动态随机存取存储器，以在不同的特定应用中决定出适当的去耦电容值。依据本发明的一实施例，其提供一种用于一动态随机存取存储器的去耦电容值校准装置。所述去耦电容值校准装置包含多个电容、一去耦比特状态校准电路以及一电压检测器。所述多个电容电连接于一电源与一逻辑电路之间的一端点，其中所述多个电容彼此并联，具有多个电容值，用以进行去耦，并且依据多个输入来被独立地启用或停用。去耦比特状态校准电路用以因应一判断信号来更新所述多个输入。所述电压检测器用以在所述多个电容的一输出端检测一电压，以及对所述输出端的所述电压与一参考电压进行一电压比较，其中所述去耦电容值校准装置因应所述电压比较来产生所述判断信号。依据本发明的另一实施例，其提供一种用于一动态随机存取存储器的去耦电容值校准方法。所述去耦电容值校准方法包含:提供具有一电压的多个去耦电容，其中所述电压来自于一电源电压，以及所述多个电容彼此并联，具有多个电容值，并且用以进行去耦；分别提供多个比特状态输入予所述多个电容，其中所述多个比特状态输入分别独立地启用或停用所述多个电容；产生一参考电压；将所述多个电容的一输出端的一电压与所述参考电压进行比较以赋能一判断信号的产生；以及因应所述判断信号来选择性地更新所述多个比特状态输入。依据本发明的又一实施例，其提供一种用于一动态随机存取存储器的去耦电容值校准装置。所述去耦电容值校准装置包含多个去耦电容、一去耦比特状态校准电路以及一电压检测器。所述多个电容电连接于一逻辑电路，用以接收一供应电压及进行去耦，其中所述多个电容彼此并联，具有多个电容值，并且依据多个比特状态输入来分别被独立地启用或停用。所述去耦比特状态校准电路用以因应一判断信号来选择性地更新所述多个比特状态输入。所述电压检测器电连接于所述多个电容及所述去耦比特状态校准电路，用以接收一参考电压、于所述多个电容的一输出端接收一电压，以及比较所述参考电压与所述电压以赋能所述判断信号的产生。依据本发明的再一实施例，其提供一种用于一动态随机存取存储器的去耦电容值校准装置。所述去耦电容值校准装置包含一逻辑电路、一电源、多个电容、一去耦比特状态校准电路、一电压检测器以及一错误判断电路。所述电源供应器用以提供一电压予所述逻辑电路。所述多个电容电连接于所述电源与一逻辑电路之间的一端点，其中所述多个电容为多个开关电容，彼此并联，具有多个电容值，用以进行去耦，并且依据多个比特状态输入来被独立地启用或停用。所述去耦比特状态校准电路用以因应一判断信号来更新所述多个比特状态输入。所述电压检测器电连接于所述多个电容之间的一端点以及所述去耦比特状态校准电路，用以于所述多个电容的一输出端检测一电压，以及对所述输出端的所述电压与一参考电压进行一电压比较。所述错误判断电路电连接于所述电压检测器与所述去耦比特状态校准电路之间，用以因应所述电压比较来产生所述判断信号。本发明所提供的校准方式允许动态随机存取存储器系统满足所设定的电压降目标值，而不会产生妨碍电源电压重新启动的额外去耦电容，因此，本发明所提供的用于动态随机存取存储器的去耦电容值校准装置及其相关的校准方法，可准确地决定适合动态随机存取存储器操作的去耦电容值，其中所述校准方法可于对动态随机存取存储器进行测试的期间中执行。
图1是本发明 用于一动态随机存取存储器系统的去耦电容值校准装置的一实施例的示意图。图2是本发明去耦电容值校准方法的一实施例的流程图。图3是在基于图1所示的架构的一假设性装置的操作期间的波形示意图。其中，附图标记说明如下:100动态随机存取存储器系统115电容校准电路121电源135逻辑电路142电压检测器144错误判断电路
146去耦比特状态校准电路161、163、165、167晶体管C0、C1、C2、C3电容
具体实施例方式本发明所提供的实施例基于以下所述的动态随机存取存储器操作原则:动态随机存取存储器具有其可执行的多个已知型样(pattern)的命令(command)(例如，大量读写(burst read/write)),虽然不同的命令会使用不同功耗，但测试序列(testing sequence)通常会使用具有最大电流的型样。因此，基于上述操作原则，本发明所提供的实施例可利用测试序列来决定动态随机存取存储器可能会使用的最大电容值，并以此最大电容值来作为动态随机存取存储器的去耦电容值，换言之，本发明所提供的实施例会对动态随机存取存储器的最高功耗操作进行校准(calibrate)，以得到最适当的去耦电容值，因此，当对动态随机存取存储器进行测试时，便可执行此一校准操作。请参阅图1，图1是本发明用于一动态随机存取存储器系统100的电容校准电路(capacitance calibration circuit) 115的一实施例的示意图。由图1可知，电容校准电路115包含多个电容CO、Cl、C2及C3。电容CO、Cl、C2及C3彼此并联，且电连接于一逻辑电路(logic circuit) 135，其中逻辑电路135可以是一动态随机存取存储器。另夕卜，电容CO、Cl、C2及C3还分别串接于相对应的多个晶体管(transistor) 161、163、165及167，以及电容CO、Cl、C2及C3均由一电源供应器121的电源电压(supply voltage)Vcc来提供电压，因此，电容CO、Cl、C2及C3可视为多个开关电容(switched capacitor)。一电压检测器(voltage detector) 142电连接于电容CO、Cl、C2及C3的一输出端，用来在一第一输入端自电容CO、Cl、C2及C3接收一电压，以及在一第二输入端接收一参考电压(reference voltage) Vref。电压检测器142还电连接于一错误判断电路(faildetermination circuit)144,而错误判断电路144接着电连接于一去稱比特状态校准电路(decap bitstate calibration circuit) 146。如图1所示，电容⑶、Cl、C2及C3之中的每一电容均具有不同的电容值，在此实施例中，电容CO、Cl、C2及C3所对应的不同的电容值分别是1/8C、1/4C、1/2C以及C。请注意，上述的电容值仅供说明之需，任何电路设计者均可依据不同的设计规格(designspecification)来修改上述的电容值。另外，虽然图1所示的并联的电容CO、Cl、C2及C3的个数是4，但只要是可达成与电容校准电路115相似的目的，采用较多(或较少)的并联电也是可行的。再者，去耦比特状态校准电路146的输出端的个数可对应于电容的个数。简言之，在不违背本发明的发明精神下，本领域的技术人员在阅读相关说明之后应可对上述电容校准电路115进行适当的修改。一开始时,全部的电容CO、Cl、C2及C3会被停用(turn off ),以及一电流会被输入至电容校准电路115，因此，逻辑电路135 (例如，动态随机存取存储器)的两端会产生一电压降。由于可预期会有可接受的最低电压降以使逻辑电路135(例如，动态随机存取存储器)足够执行多个型样，因此，参考电压Vref依据所述电压降来选择，举例来说，假若理想的电源电压为1.2伏特(Volt，V)以及逻辑电路135 (例如，动态随机存取存储器)可容许200毫伏(milliVolt，mV)的电压降，则可将参考电压Vref设为1.0伏特。参考电压Vref以及电压Vcap (S卩，逻辑电路135 (例如，动态随机存取存储器)两端的电压降)均会被输入至电压检测器142并进行电压比较操作。假若电压Vcap小于参考电压Vref，其表示逻辑电路135 (例如，动态随机存取存储器)可能会无法正常运作，因此，错误判断电路144会输出一指示错误的结果(‘fail’ result)。错误判断电路144接着会被复位(reset),以及比特〈0>会启用(turn on)电容CO (其具有电容值1/8C)并对其充电。错误判断电路144因而可暂存一电容逻辑结果(capacitor logic result)〈0001〉，换言之，仅有电容CO (其具有电容值1/8C)处于启用状态。接下来，具有相同电压值的参考电压Vref以及基于目前所启用的电容而具有新电压值的电压Vcap会重新进行电压比较操作。假若动态随机存取存储器系统100仍然产生指示错误的结果，则错误判断电路144会被复位、电容CO会被停用(turn off)以及电容Cl(其具有电容值1/4C)会被充电(S卩，比特状态为〈0010>)。上述比特状态的相关操作会持续执行，直到逻辑电路135 (例如，动态随机存取存储器)两端的电压降等于或大于参考电压Vref为止，其中持续增加比特状态对应于持续增加去耦电容值，因此，去耦比特状态校准电路H6可判断要对电容C0、C1、C2及C3中的哪些电容进行充电，以得到指示通过(‘pass’ )的结果，进而正确地决定出对应于逻辑电路135 (例如，动态随机存取存储器)操作的去耦电容值。上述测试可于一测试型样(test pattern)中完成，其中所述测试型样包含了使用最大功耗的动态随机存取存储器命令序列的组合。本领域的技术人员应可轻易地了解，可能存在许多种电容比特状态组合(例如，〈0000〉、〈0001〉、〈0010〉、〈0011〉、<0100>及<0101 ,因此，图1所示的电容校准电路115可在全部的动态随机存取存储器操作之中对去耦电容值进行连续地微调(fine-tune)。如上所述，以上所采用的电容的个数以及电容值的大小并非用来作为本发明的限制。对于电路设计者来说，需要选择足够大的C值以使电容校准电路115得以提供足够的功率。另外，在每一产生指示错误的结果的测试型样中，可产生一复位信号RESET。图2为本发明去耦电容值校准方法的一实施例的流程图。所述方法的步骤说明如下。步骤200:开始。步骤201:停用全部的电容。步骤202:选取一电压来作为一参考电压Vref，其中参考电压Vref表示
`
动态随机存取存储器两端所需的最小电压降。步骤203:产生一电流I以产生动态随机存取存储器两端的一电压降Vcap。步骤204:对电压降Vcap及参考电压Vref进行比较。步骤205:电压降Vcap是否大于参考电压Vref 若是，执行步骤208 ；反之，执行步骤206。步骤206:产生一复位信号到错误判断电路。步骤207:选择性地停用电容或对电容充电，使得目前所使用的电容值大于上一个所使用的电容值。执行步骤203。步骤208:依据去耦比特状态校准电路的比特状态值来决定去耦电容值。步骤209:结束。请参阅以下假设范例的说明。图3是在基于图1所示的架构的一假设性装置的操作期间的波形示意图。在第一个周期(cycle)之中，比特状态为0000，以及并未存在去耦电容值。当施加一高电流时，电源供应器的电源电压Vcc会下降至低于可允许的最大电压降(设定为1.0伏特)甚多，由于指示错误的结果的产生，比特状态会被更新至0001，并增加去耦电容值。接下来，当再次施加所述高电流时，仍然产生指示错误的结果，其意味着需要再将比特状态更新至0010以及增加更多的去耦电容值。上述操作会持续进行，一直到比特状态为OlOO为止，其中在比特状态0100下，所增加的去耦电容值可满足所设定的电压降目标值(target voltage drop value),换言之,所增加的去稱电容值足以使下降后的电源电压Vcc仍不低于可允许的最大电压降。请再参阅图1。假若于上述假设范例的C值为2纳法拉(nanofarad，nF)，则对应于比特状态1111 (即，启用全部的电容)的最大去耦电容值是3.75纳法拉。另外，由图3所示的假设范例可知，具有1/2C的去耦电容值可满足电压降目标值，也就是说，总共需要使用I纳法拉的去耦电容值。假若全部的电容都启用时，则图1所示的动态随机存取存储器系统的去耦电容值会比所需多了额外的2.75纳法拉，因此，当电源电压为O时，上述额外的去耦电容值会使启动接续在离开省电模式之后的电源电压变得相当困难。简言之，本发明所提供的校准方式允许动态随机存取存储器系统满足所设定的电压降目标值，而不会产生妨碍电源电压重新启动的额外去耦电容。因此，本发明提供用于一动态随机存取存储器的去耦电容值校准装置及其相关的校准方法，以准确地决定适合动态随机存取存储器操作的去耦电容值，其中所述校准方法可于对动态随机存取存储器进行测试的期间中执行。以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种用于一动态随机存取存储器的去耦电容值校准装置，其特征在于，包含: 多个电容，电连接于一逻辑电路，用以接收一电源电压及进行去耦，其中所述多个电容彼此并联，具有多个电容值，并且依据多个比特状态输入来分别被独立地启用或停用； 一去耦比特状态校准电路，用以因应一判断信号来选择性地更新所述多个比特状态输入；以及 一电压检测器，电连接于所述多个电容及所述去耦比特状态校准电路，用以接收一参考电压，于所述多个电容的一输出端接收一电压，并且比较所述参考电压与所述电压以赋能所述判断信号的产生。
2.如权利要求1所述的去耦电容值校准装置，其特征在于，还包含: 一错误判断电路，电连接于所述电压检测器与所述去耦比特状态校准电路之间，其中当所述多个电容的所述输出端所接收的所述电压小于所述参考电压时，一电平变换操作执行于所述电压检测器的一输出端，以及所述错误判断电路用以因应所述电平变换操作来产生一指示错误的判断信号。
3.如权利要求2所述的去耦电容值校准装置，其特征在于，所述去耦比特状态校准电路一开始将所述多个电容的全部的所述多个比特状态输入均设为零，以及每当所述去耦比特状态校准电路接收到所述指示错误的判断信号时，所述去耦比特状态校准电路便二进制地更新所述多个电容的所述多个比特状态输入。
4.如权利要求3所述的去耦电容值校准装置，其特征在于，每当所述去耦比特状态校准电路二进制地更新所述多个电容的所述多个比特状态输入时，一复位信号会被传送到所述错误判断电路。
5.如权利要求2所述的去耦电容值校准装置，其特征在于，当所述多个电容的所述输出端所接收的所述电压大于所述参`考电压时，所述错误判断电路产生一指示通过的判断信号，以及所述多个电容依据所述多个比特状态输入所提供的一去耦电容值会被维持。
6.一种用于一动态随机存取存储器的去稱电容值校准方法，其特征在于，包含: 提供具有一电压的多个电容，其中所述电压来自于一电源电压，以及所述多个电容彼此并联，具有多个电容值，并且用以进行去耦； 分别提供多个比特状态输入予所述多个电容，其中所述多个比特状态输入分别独立地启用或停用所述多个电容； 产生一参考电压； 将所述多个电容的一输出端的一电压与所述参考电压进行比较以赋能一判断信号的产生；以及 因应所述判断信号来选择性地更新所述多个比特状态输入。
7.如权利要求6所述的去耦电容值校准方法，其特征在于，将所述多个电容的所述输出端的所述电压与所述参考电压进行比较以赋能所述判断信号的产生的步骤包含: 当所述多个电容的所述输出端的所述电压小于所述参考电压时，产生一指示错误的判断信号。
8.如权利要求7所述的去耦电容值校准方法，其特征在于，分别提供所述多个比特状态输入予所述多个电容的步骤包含: 一开始将所述多个电容的全部的所述多个比特状态均设为零；以及因应所述判断信号来选择性地更新所述多个比特状态输入的步骤包含: 当所述指示错误的判断信号被产生时，二进制地更新所述多个电容的所述多个比特状态输入。
9.如权利要求8所述的去耦电容值校准方法，其特征在于，更新所述多个比特状态输入的步骤还包含: 产生一复位信号以复位所述指示错误的判断信号。
10.如权利要求6所述的去耦电容值校准方法，其特征在于，将所述多个电容的所述输出端的所述电压与所述参考电压进行比较以赋能所述判断信号的产生的步骤包含: 当所述多个电容的所述输出端的所述电压大于所述参考电压时，产生一指示通过的判断信号；以及 维持所述多个电容依据所述多个比特状态输入所提供的一去耦电容值。
11.一种用于一动态随机存取存储器的去耦电容值校准装置，其特征在于，包含: 多个电容，电连接于一电源与一逻辑电路之间的一端点，其中所述多个电容彼此并联，具有多个电容值，用以进行去耦，并且依据多个输入来被独立地启用或停用； 一去耦比特状态校准电路，用以因应一判断信号来更新所述多个输入； 以及 一电压检测器，用以于所述多个电容的一输出端检测一电压，以及对所述输出端的所述电压与一参考电压进行 一电压比较，其中所述去耦电容值校准装置因应所述电压比较来产生所述判断信号。
12.一种用于一动态随机存取存储器的去耦电容值校准装置，包含: 一逻辑电路； 一电源，用以提供一电压予所述逻辑电路； 该去耦电容值校准装置的特征在于还包含: 多个电容，电连接于所述电源与一逻辑电路之间的一端点，其中所述多个电容为多个开关电容，彼此并联，具有多个电容值，用以进行去耦，并且依据多个比特状态输入来被独立地启用或停用； 一去耦比特状态校准电路，用以因应一判断信号来更新所述多个比特状态输入；一电压检测器，电连接于所述多个电容之间的一端点以及所述去耦比特状态校准电路，用以在所述多个电容的一输出端检测一电压，以及对所述输出端的所述电压与一参考电压进行一电压比较； 一错误判断电路，电连接于所述电压检测器与所述去耦比特状态校准电路之间，用以因应所述电压比较来产生所述判断信号。
全文摘要
本发明公开了一种去耦电容值校准装置和去耦电容值校准方法。所述去耦电容值校准装置包含有多个电容、去耦比特状态校准电路及电压检测器。所述多个电容电连接于电源与逻辑电路之间的端点。所述多个电容彼此并联、具有多个电容值、用以进行去耦，以及依据多个输入来被独立地启用或停用。所述去耦比特状态校准电路用以因应判断信号来更新所述多个输入。所述电压检测器用以在所述多个电容的输出端检测电压，以及对所述输出端的所述电压与参考电压进行电压比较。所述去耦电容值校准装置因应所述电压比较来产生所述判断信号。所述去耦电容值校准装置和所述去耦电容值校准方法可准确地决定适合动态随机存取存储器操作的去耦电容值。
文档编号G11C29/00GK103187098SQ20121017636
公开日2013年7月3日 申请日期2012年5月31日 优先权日2011年12月30日
发明者达林詹姆斯·道德林, 布雷特罗伯特·戴尔 申请人:南亚科技股份有限公司