用于动态随机存取存储器的差分向量存储的制作方法
【专利说明】
[0001] 相关申请的夺叉引用
[0002] 本申请要求申请号为13/843,785,申请日为2013年3月15日，题为《用于动态 随机存取存储器的差分向量存储》的美国专利申请的优先权。此美国专利申请是申请号为 61/697, 515,申请日为2012年9月6日，题为《用于动态随机存取存储器的差分向量存储》 的美国临时专利申请的非临时专利申请。此两申请通过引用并入本文，以供所有目的之用。
[0003] 以下在先申请通过引用以其全部并入本文，以供所有目的之用。
[0004] [Cronie-2]申请号为12/982, 777,申请日为2010年12月30日，申请人为Harm Cronie和AminShokrollahi，题为《具有抗共模噪声和抗同步开关输出噪声干扰能力的高 引脚利用率及高功率利用率芯片间通信》的美国专利申请。
[0005] [Cronie-3]申请号为61/697, 540,申请日为2012年9月6日，申请人为Harm Cronie和BrianHolden，题为《排序解码器》的美国专利申请。
技术领域
[0006] 除了其他适用领域，本发明涉及动态随机存取存储器电路及技术，尤其涉及存储 数据的生成、存储、读取、编码及解码的方法和装置。
【背景技术】
[0007] 随机存取存储器（RAM)是数据存储的一种形式，用于现代计算设备及其他电子设 备的信息存储。RAM既可包含于专以信息存储为目的的专用RAM芯片，也可作为具有其他功 能的芯片或电路的一部分。例如，含有RAM、处理器及其他芯片元素的系统芯片。虽然意不 在于限定于任何特定实例，但本文所举RAM假设为：RAM设于一个芯片（或多个芯片）上， 所述芯片由半导体处理技术或其他技术制成，其目的只在于向该RAM写入数据以及之后从 该RAM中将数据读回。
[0008] 一般认为，RAM只有在一定电力被施加于该RAM芯片上时才能存储内容。所谓"存 储"为可包括如下步骤的过程：接收数据及地址位置，将该数据写入该指定地址位置，将所 述RAM芯片和/或数据保持于某一状态，接收从指定地址位置读取数据的读取请求，以及输 出被读取的数据。优选地，除非发生供电中断，从RAM芯片的给定地址位置读取的数据与写 入该地址位置的数据相一致的概率高于一定水平。
[0009] 为了实现存储功能，RAM具有一些可存储数据的结构。其可通过使用晶体管和电容 器等电子器件或元件实现。某些RAM被称为动态随机存取存储器（DRAM)，在其中，信息被存 储于需被保持或刷新以保留住存储数据的器件或元件上。例如，在某些操作模式下，DRAM将 信息存储为电容器上的电荷，该电荷被一直保持至断电，或保持至其在写入操作时被变更。 信息的读取和/或写入可通过使用与该电容器连接的晶体管实现。
[0010] 在现有的DRAM芯片中，设置有一定数量的可寻址数据单元，每一数据单元包括一 个晶体管和一个电容器。此类数据单元常被称作单晶体管-单电容（1T1C)DRAM数据单元。 在一个1T1CDRAM数据单元内存入一个比特的数据时，需将所述电容器充电至两个信号电 平当中的一个。其中，充电至两个信号电平当中的哪个取决于将写入该数据单元的比特。不 失一般性，当提及"比特"时，意指将该比特的两个可能的取值分别称作"0"和" 1"。
[0011] 为了读取DRAM数据单元的值，该单元与一位线BL和一字线WL相连接。在读取过 程中，该数据单元的电容与远高于其的位线电容相连接，此后，由一灵敏的差分读出放大器 将在该位线上生成的一衰减的数据单元信号与一以类似方式被衰减的参考电压相比较。例 如，该参考电压可从相应数据单元未被激活的相似位线获得。之后，可将放大后的数据单元 信号存回所述数据单元。此操作常被称为"刷新"操作。对DRAM而言，刷新操作必不可少， 其原因在于，用于存储信息的电容器会发生漏电，因此需要对其进行刷新，以保证被存储数 据的完整性。在这一系统中，对数据"0"的存储可对应电压电平Vss，对数据"1"的存储可 对应电压电平Vdd，而且Vss-般高于Vdd。当然，这一关系并非必不可少。所述各电压电平可 指其相对于地平面电压或其它某电路或芯片的参考电压的相对值。本文的许多实例中，电 压均指其相对于Vss的相对值。而且，为了描述的清晰性，并不在每处都作此说明。所以，当 本文中以数字或量词指代电压时，其前提可能为Vss= 0。除另外特别指明，上述数字或量 词的单位为伏特。但是，也可能使用其他度量单位。
[0012] DRAM设计中的两个重要参数分别为"密度"和能耗。DRAM的密度可表示为给定单 位面积内可存储的比特数。一般而言，由于封装体积较小以及其他经济上的优势，高密度 DRAM比低密度DRAM更受推崇。DRAM的大部分能耗产生于所述"刷新"操作。在该操作中， 每个数据单元内的信息均历经被读取、放大、写回至数据单元的过程。此刷新操作的必要性 产生于如下事实：由于用于信息存储的电容器物理尺寸较小，所以具有较小的电容量，从而 使得其随时间推移发生电荷损失。由于DRAM内使用的各电子元件存在工艺偏差，因此其刷 新间隔，即前后两次刷新数据单元的时间间隔，必须短至可保证工艺最差的数据单元仍不 会在刷新时丢失其信息。根据电子器件工程联合会（JEDEC)制定的标准，DRAM制造商需保 证其产品的工艺偏差可使所述刷新间隔为64ms(毫秒）时其产品不发生数据丢失（在一定 的确定性水平上）。
[0013] 针对所述存储密度问题，DRAM行业领域所采取的对策基本上限于通过改进工艺技 术减小特征尺寸，减小存储单元的占用空间以及其他措施，如采用三维堆叠等。对特征尺寸 与占用空间的削减需遵守存储单元尺寸必须等于或大于F2的规则。其中，F值即所谓的最 小特征尺寸，其大小取决于所采用的工艺技术。例如，32纳米工艺技术的F值为32纳米。 现今使用的DRAM产品的存储单元尺寸为6XF2。虽然已有实验设计声称可进一步减小此尺 寸，然而减小存储单元尺寸仍然是此行业领域的一大挑战。
[0014] 图1为DRAM器件100的例示性示意框图，其中，DRAM器件100为现有DRAM存储 器。DRAM器件100包括列解码器130,I/O缓冲区120,读出放大器145,行解码器110,以及 存储区域140。存储区域150包括多个实际存储单元。这些存储单元通过位线133连接至 读出放大器145及列解码器130,并通过字线150连接至行解码器110。存储区域140中的 一个存储单元在图1中标注为存储单元135,以图中字线和位线相交处的圆示出。虽然图中 未清晰示出，但是I/O缓冲区120和DRAM器件100的其他元件之间可存在相互连接，而且 可具有针对行解码器110的DRAM器件100输入端和针对列解码器130的DRAM器件100输 出端。
[0015] 在操作中，当DRAM器件100接收到含有欲被写入值以及欲被写入存储器位置的输 入而对某存储单元实施写入操作时，DRAM器件100先将该存储器位置（或至少其一部分） 传递给行解码器110,解码器随之激活一条字线150。其后，DRAM器件100再将所述存储器 位置的一部分传递至列解码器130,列解码器随之激活一条或多条位线133。DRAM器件100 可先将所述数据临时存储于I/O缓冲区120,然后所述数据再通过读出放大器145将其转移 至被选中的一个或多个存储单元中。基于欲被写入的数据，DRAM器件100的板上逻辑电路 (未清晰图示）可使用位线和字线对存储单元电容进行充电或放电。
[0016] 图2为存储单元135的放大视图，用于显示其其他结构。如图所示，存储单元135 包括一晶体管230以及一电容器250。图中还显示了位线133(i)的一部分及字线150(j) 的一部分。在此例中，存储单元135位于存储区域140的j行i列。如图所示，晶体管230 连接于位线133 (i)、字线150 (j)(在晶体管230栅极处）以及电容器250。电容器250的 另一端可接地、参考电压或其他。
[0017] 电容器250内存储的电荷与存储在存储单元135内的数据的数据状态相对应。在 写操作中，当