包括片上时钟控制器的片上系统和具有其的移动装置的制造方法
【技术领域】
[0001]本发明构思的实施例涉及片上系统(SoC)，更具体地讲，涉及包括用于控制内部时钟的工作周期以使用无源保持器(passive keeper)驱动扫描触发器的片上时钟控制器的SoC和具有SoC的移动装置。
【背景技术】
[0002]随着移动装置市场中的竞争日益增加，对移动装置具有低价格、低功耗和高性能的要求迅猛增加。为了满足这些要求，需要减少或消除片上系统(SoC)的设计开销。
[0003]典型设计开销的示例是测试成本。然而，当不测试SoC时，为了进行批量生产的可靠性验证，会需要更多成本。因此，应该在设计SoC时考虑测试。
【发明内容】
[0004]本发明构思的实施例提供具有低功耗和高性能的片上系统(SoC)。本发明构思的其它实施例提供具有SoC的移动装置。
[0005]本发明构思的技术目的不限于以上公开;基于下面的描述，对于本领域的普通技术人员而言，其它目的会变得清楚。
[0006]根据本发明构思的一方面，一种SoC包括逻辑电路，逻辑电路包括扫描触发器和片上时钟控制器。扫描触发器被配置为使用无源保持器存储数据。片上时钟控制器被配置为接收用于驱动逻辑电路的参考时钟，以基于参考时钟的高态间隔产生内部时钟，并且将内部时钟提供到扫描触发器。
[0007]片上时钟控制器可控制内部时钟的尚态间隔，使其等于参考时钟的尚态间隔。
[0008]逻辑电路还可包括至少一个知识产权(IP)模块，在执行扫描测试以检测所述至少一个IP模块中的故障时，扫描触发器可形成扫描链并且通过扫描链接收扫描数据。扫描触发器可执行正常操作达一个时钟，以检测所述至少一个IP模块中的故障。扫描触发器可执行正常操作达两个时钟，以检查所述至少一个IP模块的正常操作速度。
[0009]扫描触发器可包括:多路复用器，被配置为响应于扫描使能信号，与内部时钟同步地输出扫描数据和正常数据之一;第一锁存器，被配置为使用无源保持器存储扫描数据和正常数据之一;第二锁存器，被配置为使用有源保持器存储从第一锁存器发送的数据。
[0010]有源保持器可包括背对背反相器。第一锁存器可包括:第一元件，被配置为与内部时钟同步地传递数据;第二元件，被配置为使用无源保持器存储从第一元件发送的数据。内部时钟可具有归零(return-to-zero)形式。
[0011]扫描触发器可包括:多路复用器，被配置为响应于扫描使能信号，与内部时钟同步地输出扫描数据和正常数据之一;第一锁存器，被配置为使用有源保持器存储扫描数据和正常数据之一;第二锁存器，被配置为使用无源保持器存储从第一锁存器发送的数据。内部时钟可具有归零形式。
[0012]逻辑电路还可包括被配置为使用无源保持器存储数据的触发器。
[0013]根据本发明构思的另一个方面，一种SoC包括逻辑电路，逻辑电路包括触发器和片上时钟控制器。触发器被配置为使用无源保持器存储数据。片上时钟控制器被配置为接收用于驱动逻辑电路的参考时钟，以基于参考时钟的高态间隔产生内部时钟，并且将内部时钟提供到触发器。
[0014]片上时钟控制器可控制内部时钟的尚态间隔，使其等于参考时钟的尚态间隔。
[0015]触发器可包括:第一锁存器，被配置为使用无源保持器存储数据;第二锁存器，被配置为使用有源保持器存储从第一锁存器发送的数据。
[0016]第一锁存器可包括:第一元件，被配置为与内部时钟同步地传递数据;第二元件，被配置为使用无源保持器存储从第一元件发送的数据。内部时钟可具有归零形式。有源保持器可包括背对背反相器。
[0017]触发器可包括:第一锁存器，被配置为使用有源保持器存储数据;第二锁存器，被配置为使用无源保持器存储从第一锁存器发送的数据。内部时钟可具有归高(return-to-high)形式。
[0018]逻辑电路还可包括被配置为使用无源保持器存储数据的扫描触发器。
[0019]根据本发明构思的另一个方面，一种SoC包括逻辑电路，逻辑电路包括时钟门和片上时钟控制器。时钟门被配置为使用无源保持器存储数据。片上时钟控制器被配置为接收用于驱动逻辑电路的参考时钟，以基于参考时钟的高态间隔产生内部时钟，并且将内部时钟提供到时钟门。
[0020]片上时钟控制器可控制内部时钟的尚态间隔，使其等于参考时钟的尚态间隔。
[0021]时钟门可包括:锁存器，被配置为使用无源保持器存储时钟使能信号和扫描使能信号之一;与门，被配置为针对存储的信号和内部时钟执行与操作。锁存器可包括:第一元件，被配置为与内部时钟同步地传递数据;第二元件，被配置为使用无源保持器存储从第一元件发送的数据。
[0022]逻辑电路还可包括被配置为使用无源保持器存储数据的触发器和被配置为使用无源保持器存储数据的扫描触发器。
[0023]根据本发明构思的另一个方面，一种移动装置包括具有至少一个逻辑电路的应用处理器，逻辑电路包括扫描触发器和片上时钟控制器。扫描触发器被配置为使用无源保持器存储数据。片上时钟控制器被配置为接收用于驱动逻辑电路的参考时钟，以基于参考时钟的高态间隔产生内部时钟，并且将内部时钟提供到扫描触发器。
[0024]片上时钟控制器可控制内部时钟的尚态间隔，使其等于参考时钟的尚态间隔。
[0025]逻辑电路还可包括至少一个知识产权(IP)模块，在执行扫描测试以检测IP模块中的故障时，扫描触发器可形成扫描链并且通过扫描链接收扫描数据。扫描触发器可执行正常操作达一个时钟，以检测IP模块中的故障。扫描触发器可执行正常操作达两个时钟，以检查IP模块的正常操作速度。
[0026]扫描触发器可包括:多路复用器，被配置为响应于扫描使能信号，与内部时钟同步地输出扫描数据和正常数据之一;第一锁存器，被配置为使用无源保持器存储扫描数据和正常数据之一;第二锁存器，被配置为使用有源保持器存储从第一锁存器发送的数据。
[0027]有源保持器可包括背对背反相器。第一锁存器可包括:第一元件，被配置为与内部时钟同步地传递数据;第二元件，被配置为使用无源保持器存储从第一元件发送的数据。内部时钟可具有归零形式。
[0028]扫描触发器可包括:多路复用器，被配置为响应于扫描使能信号，与内部时钟同步地输出扫描数据和正常数据之一;第一锁存器，被配置为使用有源保持器存储扫描数据和正常数据之一;第二锁存器，被配置为使用无源保持器存储从第一锁存器发送的数据。内部时钟可具有归高形式。
[0029]根据本发明构思的另一个方面，一种同步系统包括具有至少一个逻辑电路、正常触发器、扫描触发器和时钟门的组合电路。正常触发器被配置为响应于时钟使能信号E存储数据输入信号，并且将存储的数据输入信号发送到组合电路。扫描触发器被配置为响应于扫描使能信号SE存储数据输入信号或扫描输入信号，并且将存储的数据输入信号或存储的扫描输入信号发送到组合电路。扫描触发器包括:多路复用器，被配置为响应于扫描使能信号SE选择数据输入信号和扫描输入信号之一；主锁存器，被配置为在使能时钟ECK的控制下，接收并且存储从扫描多路复用器输出的扫描输入信号和数据输入信号之一;从锁存器，被配置为响应于使能时钟ECK，接收并且存储从主锁存器输出的存储的扫描输入信号SI和数据输入信号D之一。时钟门被配置为与时钟信号CK同步地产生使能时钟ECK，以当启用时钟使能信号E时将使能时钟ECK供应到正常触发器并且当启用扫描使能信号SE时将使能时钟ECK供应到扫描触发器。
[0030]时钟门可包括脉冲锁存器和与门，其中，脉冲锁存器可使用有源保持器存储数据。
[0031]扫描触发器可被配置为使用无源保持器存储数据输入信号或扫描输入信号数据。
[0032]当启用扫描使能信号SE时，主锁存器在时钟信号CK处于低态时将接收到的数据发送到从锁存器，从锁存器可在时钟信号CK处于高态时输出存储的数据。
【附图说明】
[0033]通过下面结合附图进行的描述，将更清楚地理解本发明构思的示例性实施例，其中，在不同视图中，类似的参考符号始终表示相同的部件。附图不一定成比例，而是重点放在图示本发明构思的原理。在附图中:
[0034]图1是示出根据本发明构思的实施例的同步系统的框图；
[0035]图2A是详细示出根据现有技术的扫描触发器的电路图；
[0036]图2B是详细示出根据现有技术的时钟门电路的电路图；
[0037]图3A是示出根据本发明构思的实施例的扫描触发器的电路图；
[0038]图3B是示出根据本发明构思的另一实施例的扫描触发器的电路图；
[0039]图3C是示出根据本发明构思的另一实施例的扫描触发器的电路图；
[0040]图3D是示出根据本发明构思的另一实施例的扫描触发器的电路图；
[0041]图4A是示出根据本发明构思的实施例的时钟门的电路图；
[0042]图4B是示出根据本发明构思的另一实施例的时钟门的电路图；
[0043]图4C是示出根据本发明构思的另一实施例的时钟门的电路图；
[0044]图5是示出根据本发明构思的实施例的逻辑电路的框图；
[0045]图6是示出根据本发明构思的另一实施例的逻辑电路的框图；
[0046]图7A是用于描述检测当存在慢时钟时逻辑电路的故障的扫描测试的操作的时序图；
[0047]图7B是用于描述验证当存在慢时钟时逻辑电路的正常操作的扫描测试的操作的时序图；
[0048]图7C是用于描述当存在慢时钟时图6中示出的逻辑电路的正常操作的时序图；
[0049]图8A是用于描述检测当不存在慢时钟时逻辑电路的故障的扫描测试的操作的时序图；
[0050]图SB是用于描述验证当不存在慢时钟时逻辑电路的正常操作的扫描测试的操作的时序图；
[0051]图SC是用于描述当不存在慢时钟时图6中示出的逻辑电路的正常操作的时序图；
[0052]图9是示出根据本发明构思的另一实施例的扫描触发器的电路图；
[0053]图10是示出根据本发明构思的实施例的片上系统(SoC)的框图；
[0054]图11是示出根据本发明构思的另一实施例的SoC的框图；
[0055]图12是示出根据本发明构思的另一实施例的SoC的框图；
[0056]图13是示出根据本发明构思的实施例的包括图5中示出的逻辑电路的计算机系统的框图；
[0057]图14是示出根据本发明构思的另一实施例的包括图5中示出的逻辑电路的计算机系统的框图；
[0058]图15是示出根据本发明构思的另一实