专利名称：高速管线a/d转换器的时钟控制方法及其锁存时钟生成器的制作方法
技术领域：
本发明涉及高速管线A/D转换器的时钟控制方法和管线A/D转换器的时 钟控制用锁存(latch)时钟生成器{Timing Controlling Method at High-Speed Pipelined A/D Converters and Latch Clock Generator for High-SpeedPipelined A/D Converters}。详细地说，本发明涉及到以下时钟控制 方法及其使用的锁存时钟生成器在高速运转的管线A/D转换器中，能够确 保充分的时钟空余(margin),使高速运转非常有用，而且，能够防止模拟组 件等的不必要功率消耗，实现管线A/D转换器的低功率运转。
背景技术：
近来，CD (Compact Disk)和DVD (Digital Versatile Disk)等光盘存储 和播放设备生产技术飞速发展，而且，在高速信息处理设备中，A/D转换器的 速度类型也变得多样化。对于高速A/D转换器来说，虽然有全闪烁(Full Flash) 形态的A/D转换器，但是其显像度(Resolution)受到限制，在结构上要消耗 大量的电量，所以很难达到高速运转状态下的低功率高显像度效果。因此， 能够同时实现高显像度和高速效果的管线(Pipeline) A/D转换器便被用于很 多的应用领域。虽然如此，但是对于管线A/D转换器来说，在体现高速效果 时，在希望的时钟内，必须对模拟(Analog)信号进行处理，所以必须消耗大 量电量，时钟(Timing)也受到限制，所以给体现高速效果带来很多困难。
现存最典型形态的管线A/D转换器如图1所示。包括SHA (sample-and-hold:取样及保持放大器)11和与SHA的输出端电连接的多级相串联的转换 电路12,以及与多级转换电路12的输出端电连接的一数字错误修正逻辑电路 (Digital Error Correction Logic, D(X) 13。
各端输入的模拟信号为m-位(nrbit)闪烁A/D转换器和乘法模拟转换器 (以下简称MDAC : Multiplying Digital to Analog Converter)的输入信号。
图2是构成原有管线A/D转换器的各转换电路的结构示意图。各转换电 路12包括一闪烁A/D转换器121和一 MDAC121。闪烁A/D转换器121由前置 放大器1211、锁存器1212和编码器1213(Encoder)所构成。MDAC122包括 MC1221和放大器1222。闪烁A/D转换器输出的数字编码(Digital Code)被 传输到MDAC，制成参照电压使用，MDAC对所输入的模拟信号和参照电压差 (Residue)进行放大，并被传输到下一级。这种信号流动的时钟流程如图3所 示。
用于驱动管线A/D转换器的时钟使用非重叠两相时钟(Non-Overlapping Two-Phase Clock)类型的时钟信号QO和QE。如上所述，MDAC接收到闪烁A/D 转换器输入的编码，并进行放大。因此，在MDAC开始进行放大前，闪烁A/D转 换器必须有输出功率。同时，MDAC进行放大时的输出功率必须加入到Tw内， 才能够获得所需要的显像度。现有的A/D转换器利用QE时钟的下降沿(Falling Edge),制成比较器的锁存时钟，同时，在AT12期间，将数字编码输入MDAC 内。同时，根据模拟数据的不同，MMC必须在TV内对模拟信号进行处理。同 时，如果ADC慢慢高速运转，时钟的周期变短，由此，AT12也随着变短。从 锁存时钟的上升沿(Rising Edge)起，使构成闪烁A/D转换器的锁存器开始运 转，输入MDAC内的数字编码的输出时钟ATLD便是空余。在低速运转的A/D 转换器中，因为AT12 > ATLD ，所以，MDAC的设置时钟等于Tw便可以。但 是，高速运转时，便满足AT12 〈 ATLD ， MDAC开始放大后，因为开始接收 数字编码，所以截止获得所需要的电压前，MDAC的设置时钟被限制在Tw以下。 因此，为了设置高速输出，所以便需要更多的电力消耗，从而造成电量的不 必要增加和浪费。
发明内容
本发明是为了解决上述问题而提出的一种高速管线A/D转换器的时钟控 制方法及其锁存时钟生成器，使用该高速管线A/D转换器的时钟控制方法及 能够进行时钟控制的管线A/D转换器的时钟控制用锁存时钟生成器在高速运 转的管线A/D转换器中，能够确保充分的时钟空余，不仅使高速运转非常有 用，而且能够防止模拟组件不必要电力消耗等。
为了实现上述目的，本发明的高速管线A/D转换器的时钟控制方法具有 包括以下四个步骤的特征输入模拟信号，并在前置放大器中放大的步骤； 利用附加的时钟，将锁存器开启的步骤；经过超过延迟时钟(TLD)的特定时钟 后，将数字编码输入MDAC的步骤；对输入MDAC的信号和原来输入的模拟信 号间的信号差进行放大的步骤。
在本发明中，最好让锁存器开启，将控制前置放大器放大的时钟信号(QE) 和使时钟信号通过下降沿(delay-chain)所获得的输出信号作为与非门(N認D gate)的输入信号，并将所获得的输出信号作为锁存信号进行控制，此时，下 降沿中能够包括奇数个转换器电路。
同时，本发明中下降沿任意一个输入端都包含电学连接的与非门。将控 制前置放大器放大的时钟信号(QE)和使时钟信号通过下降沿所获得的输出信 号作为与非门的各输入信号，提供生成锁存时钟的高速管线的时钟控制用锁 存时钟生成器。此时，下降沿中包括奇数个转换器电路。
如上所述，本发明利用附加的锁存时钟，从闪烁A/D转换器有输出开始， 截止MADC开始放大，能够产生空余时间(Timing Margin)。此时，虽然存在 越多的空余时钟越好，但是也应该考虑到模拟输入信号被前置放大器放大的 时钟，所以很难使之非常大。利用调节空余时间的方法，下降沿如果使用转 换器电路，便能够调节转换器的个数。
在本发明中使用的前置放大器如果没有重置(reset)比较好。如果有重 置，便会给输入MADC的模拟信号带来抖颤。同时，必须确保能够对高速信号 进行放大的带宽。
综上所述，本发明的是一项非常有价值的发明，其效果在于在利用附 加的时钟高速运转的管线A/D转换器中，能够确保充分的时钟空余，不仅使 高速运转非常有用，而且能够防止模拟组件不必要电力消耗等。
本发明的具体特征性能由以下的实施例及其附图进一步描述。
图1是原有普通管线A/D转换器的构成示意图2是构成原有管线A/D转换器的各构件(stage)结构示意图3是构成原有管线A/D转换器的各构件时钟流程图4是构成本发明的管线A/D转换器的各构件时钟流程图5是本发明的锁存时钟生成器的电路图。
图6是构成本发明的管线A/D转换器各构件具体时钟流程图。
具体实施例方式
下面参照附图对本发明的装置及其方法的理想实施例进行详细说明。
图4是本发明的时钟控制方法流程图。这里，QL利用图5锁存时钟生成 器5的电路，能够生成QE并输入。请配合参见图5，图5是本发明的锁存时 钟生成器的电路图。本发明的一种高速管线的时钟控制用锁存时钟生成器， 其下降沿任意一个输入端都包括电学连接的与非门T，将控制前置放大器放大 的时钟信号(QE)和上述时钟信号通过下降沿所获得的信号作为与非门T的各 输入信号，并生成锁存时钟。此时，下降沿中包括奇数个转换器电路。
利用图4的方式，在图3所显示的普通管线A/D转换器的时钟结构中， 锁存器运行时，便能够知道C0MP区间增大了。这便意味着锁存器开始运行到 向MDAC输入数字信号时的时间变长了。这样，在MDAC开始放大前，因为数 字编码充足，所以能够保证正常运行。图中RESET表示"重置"；C0MP表 示"比较";SAMPLE表示"取样";AMPLIF表示"振幅"。
本发明的时钟控制信号流程如图6所示。如果利用QE输入模拟信号，前 置放大器便开始放大61，在QL的上升沿锁存器开启(Turn-on)开始比较锁存 62。由此，在延迟时钟TLD 63以后，数字编码被输入到MDAC。因此，MDAC 在Q0的上升沿便开始放大64。这里，从闪烁A/D转换器有输出信号开始，截 至到MDAC开始放大，存在充分的空余时钟(65或者时钟空余)。虽然存在越多 的空余时钟越好，但是也应该考虑到模拟输入信号被前置放大器放大的时钟， 所以不是过分大则比较好。
本发明理想实施例的时钟控制方法对于高速运转(200MHz以上比较理想) 的管线A/D转换器非常有用。对于低速运转的转换器来说，也不存在下降沿 太大的忧虑。
如上所述，本发明理想实施例仅是为了例示目的，并非用以限定本发明。
任何本领域技术人员，在不脱离本发明的精神和范围内，都可作各种的等效 的改变或替换，因此本发明的保护范围以所附的权利要求书所界定的范围为准。
权利要求
1、一种高速管线的A/D转换器的时钟控制方法，其特征在于，包括以下四个步骤输入模拟信号，并在前置放大器中放大的步骤；利用附加的时钟，将锁存器开启的步骤；经过超过延迟时钟的特定时钟后，将数字编码输入乘法模拟转换的步骤；对输入乘法模拟转换的信号和原来输入的模拟信号间的信号差进行放大的步骤。
2、 如权利要求1所述的时钟控制方法，其特征在于让锁存器开启，将 控制前置放大器放大的时钟信号和使时钟信号通过下降沿所获得的输出信号 作为与非门的输入信号，并将所获得的输出信号作为锁存信号进行控制。
3、 如权利要求2所述的时钟控制方法，其特征在于下降沿中能够包括 奇数个转换器电路。
4、 如权利要求1所述的时钟控制方法，其特征在于所使用的前置放大 器没有重置。
5、 一种高速管线的时钟控制用锁存时钟生成器，其特征在于下降沿任 意一个输入端都包括电学连接的与非门，将控制前置放大器放大的时钟信号 和上述时钟信号通过下降沿所获得的信号作为与非门的各输入信号，并生成 锁存时钟。
6、 如权利要求5所述的锁存时钟生成器，其特征在于下降沿包括奇数 个转换器电路。
全文摘要
本发明涉及高速管线A/D转换器的时钟控制方法及其锁存时钟生成器。管线A/D转换器时钟控制方法包括以下特征输入模拟信号，并在前置放大器中放大的步骤；利用附加的时钟，将锁存器开启的步骤；经过超过延迟时钟的特定时钟后，将数字编码输入MDAC的步骤；对输入MDAC的信号和原来输入的模拟信号间的信号差进行放大的步骤。锁存时钟生成器将控制前置放大器放大的时钟信号和使时钟信号通过下降沿所获得的输出信号作为与非门的各输入信号，提供生成锁存时钟的高速管线的时钟控制用锁存时钟生成器。本发明在高速运转的管线A/D转换器中，能够确保充分的时钟空余，不仅使高速运转非常有用，而且能够防止模拟组件不必要电力消耗等。
文档编号H03M1/10GK101102112SQ20061002861
公开日2008年1月9日 申请日期2006年7月5日 优先权日2006年7月5日
发明者张永寿, 金信煦 申请人:上海乐金广电电子有限公司