专利名称：时钟控制装置及包含时钟控制装置的片上系统的制作方法
技术领域：
本发明涉及集成电路技术领域，具体而言，本发明涉及时钟控制装置及包含时钟控制装置的片上系统。
背景技术：
片上系统是在一片半导体衬底上形成一个完整的电子系统，是专用集成电路发展的必然趋势，作为一种世界尖端技术，片上系统早在20世纪90年代就已出现。随着集成电路技术延续摩尔定律发展，片上系统设计已发展成为主流技术。基于ARM的体系结构是当前片上系统设计的主流，这其中包括选用ARM (Advanced RISC Machines，高级精简指令系统处理器)处理器核和AMBA总线协议(Advanced controller Bus Architecture，先进微处理器总线架构)。片上系统包括嵌入式中央处理器、数字信号处理器和通信模块等其他功能模块，这些模块通过基于AMBA协议的总线进行互联。时钟信号是片上系统中最为重要的信号之一。单时钟域已难满足功能复杂的片上系统需求，因此片上系统需要提供多个时钟域，进一步地考虑到片上系统的低功耗需求，片上系统需要对时钟域进行分频设计，因此片上系统对时钟信号的管理提出了很高的要求，任何一点设计失误都将导致芯片不能正常工作。
现有技术中，一种片上系统的功能模块，例如嵌入式中央处理器和/或APB桥接模块均无总线时钟，只能通过在主时钟上升沿检测使能信号的高电平来感知总线时钟上升沿是否到来，因此系统时钟控制装置必须确保各模块的主时钟与使能信号的时序关系正确， 否则片上系统的功能模块将不能正常工作。
因此，基于现实的需要，有必要提出相应的技术方案，解决片上系统的嵌入式中央处理器、数字信号处理器和通信模块等对于各自时钟信号的控制需求，完成该片上系统时钟信号的控制设计，确保片上系统各模块能够正常工作。发明内容
本发明的目的旨在至少解决上述技术缺陷之一，特别是通过时钟控制装置对多个时钟域进行分频与控制，其后向多个功能模块提供多种时钟频率确保片上系统各模块能够正常工作。
本发明实施例一方面提出了一种时钟控制装置，包括分频单元和选通单元，
所述分频单元，用于接收多个时钟域信号，对片上系统的所述多个时钟域信号进行分频，得到片上系统的功能模块所需的信号，；
所述选通单元，用于对所述分频单元输出的信号进行选通，所述选通单元形成旁路电路，所述旁路电路用于当测试使能信号端口为低电平或高电平时，所述旁路电路通过所述选通单元输出所述功能模块所需的时钟频率；当测试使能信号端口为高电平或低电平时，所述旁路电路输出预设信号。
本发明实施例另一方面提出了一种包含具有上述技术特征的时钟控制装置的片上系统，所述片上系统包括片上系统功能模块和时钟控制装置，其中，所述时钟控制装置， 包括分频单元和选通单元，
所述分频单元，用于接收多个时钟域信号，对片上系统的所述多个时钟域信号进行分频，得到片上系统的所述功能模块所需的时钟频率；
所述选通单元，用于对所述分频单元输出的信号进行选通，所述选通单元形成旁路电路，所述旁路电路用于当测试使能信号端口为低电平或高电平时，所述旁路电路通过所述选通单元输出所述功能模块所需的时钟频率；当测试使能信号端口为高电平或低电平时，所述旁路电路输出的时钟信号为预设信号。
本发明提出的上述方案，通过对多时钟域进行分频与选通控制，其后向片上系统多个功能模块提供多种频率的信号。同时，针对片上系统测试时时钟信号需全局可控的要求来进行旁路电路设计，以确保片上系统正常工作和测试时时钟信号的全局可控性。此外， 本发明提出的上述方案，对现有系统的改动很小，不会影响系统的兼容性，而且实现简单、 高效。
本发明附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本发明的实践了解到。
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中
图1为本发明实施例时钟控制装置功能示意图2为本发明实施例一种片上系统示意图3为本发明实施例另一种片上系统示意图4为嵌入式中央处理器主时钟和系统总线时钟示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
为了实现本发明之目的，本发明实施例提出了一种时钟控制装置，包括分频单元和选通单元。
具体而言，分频单元用于接收多个时钟域信号，对片上系统的所述多个时钟域信号进行分频，得到片上系统的功能模块所需的时钟频率；选通单元用于对所述分频单元输出的信号进行选通。作为本发明的实施例，片上系统功能模块包括但不限于嵌入式中央处理器、通信模块、外围模块和/或信号处理模块等功能模块。所述选通单元形成旁路电路，所述旁路电路用于当测试使能信号TM端口为低电平或高电平时，所述旁路电路通过所述选通单元输出所述功能模块所需的时钟频率；当测试使能信号TM端口为高电平或低电平时，所述旁路电路输出预设信号，而对于片上系统，当选通单元为时钟信号选通单元时， 预设信号通常通过片上系统的外部晶振提供，而当选通单元为时钟使能信号选通单元时， 预设信号通常为高电平，以满足测试可控性需求。进一步而言，时钟控制装置还包括时钟域设置单元，所述时钟域设置单元接收片上系统外部信号，产生倍频时钟形成所述多个时钟域信号并将所述多个时钟域信号输入所述分频单元。时钟域设置单元例如通过锁相环 PLL(Phase Locked Loop，锁相环)实现，通过锁相环利用外部晶振时钟输入产生所述片上系统所需要的多时钟域信号。
作为本发明的实施例，图1所示，为具体的本发明片上系统的时钟控制装置的电路示意图。
例如，本发明时钟控制装置进一步细分，包括中央处理时钟子模块、数字信号处理时钟子模块、通信时钟子模块和总线时钟子模块，通过上述子模块分别实现包括嵌入式中央处理器、数字信号处理器和通信模块以及总线从设备模块和外围模块的时钟控制。
显然，应当理解，可以根据需要多分或少分为几个子时钟模块，具体情况应该根据片上系统的需要而定。
在上述实施例中，时钟控制装置对于3个时钟域进行分频与控制后向多个功能模块提供多个时钟频率。具体为，由片上系统芯片外部晶振产生的信号经过时钟域设置单元后分为三个时钟域，时钟域设置单元例如可以通过锁相环PLL来实现，时钟域设置单元输出的时钟进入分频单元和选通单元进行分频和旁路电路设计，得到各个功能模块需要的时钟频率。
为达到上述目的，如图1所示，时钟控制装置例如包括6个分频单元和11个选通器。6个分频单元的输出时钟分别为嵌入式中央处理器的总线时钟hclkl、外围模块的总线时钟pclkl、第一通讯时钟clk_4x、第二通讯时钟clk_h、第三通讯时钟clk_lx和第四通讯时钟clk_lX_div2。在上述时钟控制装置中用到的二分频和四分频两种分频电路均采用计数器实现。对于二分频，采用1位计数器count，该计数器在输入时钟上升沿加1，二分频输出时= count W]，即当count为1时输出时钟为高电平，count为0时输出时钟为低电平。二分频输出时钟使能信号在输入时钟上升沿对count
采样输出。对于四分频，采用2位计数器Coimt[l:0]，该计数器在输入时钟上升沿加1，四分频输出时=count [1]，即当count [1 0]为2或3时输出时钟为高电平，当count [1 0]为0或1时输出时钟为低电平。四分频输出时钟使能信号在输入时钟上升沿判断count [1] I count
表达式，当该表达式为0时四分频输出时钟使能信号有效，当该表达式为1时四分频输出时钟时能信号无效。
随着集成电路工艺水平的提高和市场需求的发展，芯片的规模越来越大，因此大规模芯片生产后需要在测试机台进行测试以剔除不合格芯片。片上系统测试由扫描链技术、边界扫描技术、内建自测试技术和功能测试组成，这些测试技术都对时钟信号提出了 “可控性”要求。为了满足所有时钟在测试模式下的顶层可控性要求，作为举例说明，11个选通器完成时钟控制装置输出信号的旁路电路设计。图1中输出的11个时钟信号经过选通单元后输出给SoC(System On a Chip，片上系统)的功能模块使用，当测试使能信号TM 端口为低电平时，所有旁路电路输出的时钟信号为各功能模块所需的时钟频率；当测试使能信号TM端口为高电平时，时钟信号选通单元的输出是芯片外部的晶振输入，时钟使能信号选通单元，例如hclklen选通器和pclklen选通器的输出始终为高电平，这就保证了在机台上芯片内部的时钟信号都能由芯片外部管脚控制。
所述功能模块所需的信号包括所述功能模块工作所需的时钟信号和/或时钟使能信号，采用同一个分频单元来产生各功能模块工作所需的时钟信号和时钟使能信号，既能节省电路面积，又保证电路设计满足嵌入式中央处理器和/或APB桥接模块的时序需求。
基于本发明的实施例，分频单元包括但不限于二分频电路和/或四分频电路，分频电路例如采用计数器实现。
基于本发明的实施例，当信号处理模块不具备时钟分频功能时，通过分频单元分频输出得到所述信号处理模块的总线时钟。
作为本发明实施例，本发明还提出了一种片上系统，包括片上系统功能模块和时钟控制装置，其中，所述时钟控制装置，包括分频单元和选通单元。
具体而言，所述分频单元，用于接收多个时钟域信号，对片上系统的所述多个时钟域信号进行分频，得到片上系统的功能模块所需的信号；所述选通单元，用于对所述分频单元输出的信号进行选通。作为本发明的实施例，片上系统功能模块包括但不限于嵌入式中央处理器、通信模块、外围模块和信号处理模块等功能模块。所述选通单元形成旁路电路， 所述旁路电路用于当测试使能信号TM端口为低电平或高电平时，所述旁路电路通过所述选通单元输出所述功能模块所需的时钟频率；当测试使能信号TM端口为高电平或低电平时，所述旁路电路输出预设信号，所述预设信号由片上系统芯片外部晶振提供。
进一步而言，片上系统中还包括AHB总线、AHB设备、APB桥接模块和外设模块，AHB 总线、AHB设备、APB桥接模块和外设模块通过所述时钟控制装置提供时钟信号。
如图2，为本发明实施例一种片上系统的示意图，包括嵌入式中央处理器、AHB总线、AHB设备、APB桥接模块、外围模块、通信模块、自带时钟分频单元的数字信号处理器和时钟控制装置。
嵌入式中央处理器和外围模块分别需要通过系统总线时钟使能信号(HCLKEN)和外围总线时钟使能信号(PCLKEN)来分别感知系统总线时钟(HCLK)和外围总线时钟(PCLK) 的上升沿，因此时钟控制装置在产生hclkl和pclkl的同时，需要产生系统总线时钟使能信号hclklen和外围总线时钟使能信号pclklen。
其中，所述时钟域设置单元接收片上系统外部信号，产生倍频时钟形成所述多个时钟域信号并将所述多个时钟域信号输入所述分频单元，时钟域设置单元可以采用多个锁相环(PLL)实现，来利用芯片外部输入的低频时钟(XIN)产生芯片内部所需要的中高频时钟。本发明中芯片需要3个时钟频率，分别为220MHz、165MHz和89. 6MHz，本发明实施例PLL 的输出时钟频率范围为25MHz到600MHz。所述3个时钟域分别为嵌入式中央处理器的主时钟，数字信号处理器的主时钟，通讯功能模块的主时钟，其中，嵌入式中央处理器的主时钟 cpu_clk为220MHz，主时钟cpu_clk经过中央处理时钟子模块的二分频形成嵌入式中央处理器的总线时钟hclkl，主时钟cpU_clk经过外围时钟子模块的八分频形成外围总线时钟 pclkl ；通讯功能模块的主时钟clk_8x为89. 6MHz，经过通信时钟子模块进行分频形成三个分频时钟clk_lx、clk_h、clk_4x以及clk_lx的二分频clk_lx_div2。本发明采用的数字信号处理器采用自带时钟分频单元，因此本技术方案不对数字信号处理器的总线时钟dsp_ elk进行分频时钟产生和控制，由数字信号处理器完成分频和控制。
作为本发明的另一实施例，对于采用其他型号不具有自带时钟分频单元的数字信号处理器时，数字信号处理器主时钟dSp_clk(165MHZ)，经由时钟控制装置的数字信号处理时钟子模块对其进行二分频形成数字信号处理器的总线时钟hclk2，数字信号处理器主时钟dsp_clk经过八分频形成外围总线时钟pclk2，示意图例如图3所示。
具体而言，如图4所示，为嵌入式中央处理器主时钟和系统总线时钟的关系示意图。嵌入式中央处理器无总线时钟输入，只能通过在主时钟(CLK)上升沿检测系统总线时钟使能信号(HCLKEN)的高电平来感知系统总线时钟(HCLK)上升沿是否到来，从而正确输出总线信号给系统总线，并对系统总线的输入信号进行正确采样。
本发明上述实施例提出的SoC系统控制方法，将完成集成嵌入式中央处理器、数字信号处理器、无线通信模块等的SoC系统的时钟管理，包括工作模式下分频时钟产生以及测试模式下测试时钟产生。采用本发明所提供的系统控制模块设计方案，可以在集成多个IP (Intellectual Property，知识产权)核的多时钟域SoC中满足时钟分频电路设计要求、嵌入式中央处理器和/或外围总线桥接模块对总线主时钟与使能信号的时序关系要求以及时钟信号测试模式下全局可控性要求。
本发明提出的上述方案，通过利用时钟控制装置对多个时钟域进行分频与控制， 其后向多个功能模块提供多个时钟频率。具体为，由芯片外部晶振产生的信号经过时钟域设置单元后分为多个时钟域，时钟域设置单元例如通过锁相环PLL来实现，时钟域设置单元输出的时钟进入分频单元和选通单元进行分频和旁路电路设计，得到各个功能模块需要的时钟频率，针对片上系统测试时时钟信号需全局可控的要求来进行旁路电路设计，以确保片上系统正常工作和测试时时钟信号的全局可控性。此外，本发明提出的上述方案，对现有系统的改动很小，不会影响系统的兼容性，而且实现简单、高效。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。
因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
权利要求
1.一种时钟控制装置，其特征在于，包括分频单元和选通单元，所述分频单元，用于接收多个时钟域信号，对片上系统的所述多个时钟域信号进行分频，得到片上系统的功能模块所需的信号；所述选通单元，用于对所述分频单元输出的信号进行选通，所述选通单元形成旁路电路，所述旁路电路用于当测试使能信号端口为低电平或高电平时，所述旁路电路通过所述选通单元输出所述功能模块所需的时钟频率；当测试使能信号端口为高电平或低电平时， 所述旁路电路输出预设信号。
2.如权利要求1所述的时钟控制装置，其特征在于，所述功能模块所需的信号包括所述功能模块工作所需的时钟信号和/或时钟使能信号。
3.如权利要求1所述的时钟控制装置，其特征在于，还包括时钟域设置单元，所述时钟域设置单元接收片上系统外部信号，产生倍频时钟形成所述多个时钟域信号并将所述多个时钟域信号输入所述分频单元，所述时钟域设置单元通过锁相环实现。
4.如权利要求1所述的时钟控制装置，其特征在于，所述分频单元包括二分频电路和/ 或四分频电路，所述分频电路采用计数器实现。
5.如权利要求1所述的时钟控制装置，其特征在于，所述片上系统功能模块包括嵌入式中央处理器、通信模块、外围模块和/或信号处理模块。
6.如权利要求5所述的时钟控制装置，其特征在于，当所述信号处理模块不具备时钟分频功能时，通过所述分频单元分频输出得到所述信号处理模块的总线时钟。
7.一种片上系统，其特征在于，包括片上系统功能模块和时钟控制装置，其中，所述时钟控制装置，包括分频单元和选通单元，所述分频单元，用于接收多个时钟域信号，对片上系统的所述多个时钟域信号进行分频，得到片上系统的功能模块所需的信号；所述选通单元，用于对所述分频单元输出的信号进行选通，所述选通单元形成旁路电路，所述旁路电路用于当测试使能信号端口为低电平或高电平时，所述旁路电路通过所述选通单元输出所述功能模块所需的时钟频率；当测试使能信号端口为高电平或低电平时， 所述旁路电路输出预设信号。
8.如权利要求7所述的片上系统，其特征在于，所述功能模块所需的信号包括所述功能模块工作所需的时钟信号和/或时钟使能信号。
9.如权利要求7所述的片上系统，其特征在于，还包括时钟域设置单元，所述时钟域设置单元接收片上系统外部信号，产生倍频时钟形成所述多个时钟域信号并将所述多个时钟域信号输入所述分频单元，所述时钟域设置单元通过锁相环实现。
10.如权利要求7所述的片上系统，其特征在于，所述分频单元包括二分频电路和/或四分频电路，所述分频电路采用计数器实现。
11.如权利要求7所述的片上系统，其特征在于，所述片上系统功能模块包括嵌入式中央处理器、通信模块、外围模块和/或信号处理模块。
12.如权利要求11所述的片上系统，其特征在于，当所述信号处理模块不具备时钟分频功能时，通过所述分频单元分频输出得到所述信号处理模块的总线时钟。
全文摘要
一种时钟控制装置，包括分频单元和选通单元，分频单元用于接收多个时钟域信号，对片上系统的多个时钟域信号进行分频，得到片上系统的功能模块所需的信号；选通单元用于对分频单元输出的信号进行选通，选通单元形成旁路电路，旁路电路用于当测试使能信号端口为低电平或高电平时，旁路电路通过选通单元输出功能模块所需的时钟频率；当测试使能信号端口为高电平或低电平时，旁路电路输出预设信号。上述方案通过利用外部输入的晶振时钟产生中高频时钟，并对中高频时钟进行分频与控制，向片上系统多个功能模块提供多种频率的时钟信号；针对片上系统测试时时钟信号需全局可控的要求来进行旁路电路设计，以确保片上系统正常工作和测试时时钟信号的全局可控性。
文档编号H03L7/08GK102497206SQ20111038813
公开日2012年6月13日 申请日期2011年11月29日 优先权日2011年11月29日
发明者冯燕, 陈岚 申请人:中国科学院微电子研究所