基于双环结构的时钟数据恢复控制器的制造方法
【专利摘要】本发明公开了一种基于双环结构的时钟恢复控制器，具体包括：鉴相单元、脉冲均化单元、4bit滤波单元、双向移位寄存器单元、格雷码计数与译码电路单元和数据延迟控制电路单元。本发明提供的时钟恢复控制器完全由数字模块构成，通过增加数据延迟控制电路单元加入了数据延迟控制环，进而可以通过时钟环路和数据环路两种控制方式，通过两个控制环路的协同工作，达到快速恢复时钟的目的，能加快环路锁定，降低系统抖动，提高系统的可靠性。
【专利说明】基于双环结构的时钟数据恢复控制器
【技术领域】
[0001]本发明属于集成电路【技术领域】，具体涉及在串行数据通信中，时钟数据恢复装置中控制器的设计。
【背景技术】
[0002]时钟数据恢复技术一般用在高速串行通信中，用以从接收数据中恢复出数据和时钟信息，相位插值(Phase Interpolator, PI)是其中的一种时钟恢复技术,其基本原理是PLL (Phase Locked Loop)产生多个相位的时钟输出，每一个相位又分为若干等分的小相位，通过适当的控制模块选择合适的PLL输出相位和插值的小相位，从而生成最佳相位的时钟,达到时钟数据恢复的目的。传统的时钟恢复技术是通过比较时钟和数据边沿的相位差，通过改变插入时钟的相位，达到时钟对数据最佳采样，从而恢复出时钟和数据，但由于基于bang-bang结构的数字鉴相器本身存在“死区”，而相位插值的精度小于鉴相“死区”宽度，因此对于参与鉴相的四个正交相位时钟，可能发生恢复的时钟并不是最佳采样相位，从而时钟在某些相位点来回“跳”，如果发生在大相位控制处，则将带来很大系统抖动，而系统“跳”出这种状态常常需要较长的时间。
[0003]在US2010/0098203A1， DIGITAL PHASE INTERPOLATION CONTROL FOR CLOCK ANDDATA RECOVERY CIRCUIT中，采用了脉冲均化处理、数字滤波、温度码相位控制等思想来进行时钟数据恢复控制，这种方式首先将鉴相输出指示信号进行脉冲均化，消除噪声原因产生的间歇EARLY和LATE信号，然后通过状态控制进行滤波，送入到温度码单元，完成相位插值功能；在CN201210243200.0中，采用了鉴相判决、脉冲均化处理、数字滤波、双向移位控制、格雷码编解码等综合手段解决系统毛刺、抖动、鉴相亚稳态等问题，提高控制器的鲁棒性；在CN201210301925.0中，用于半速率时钟数据恢复的bang-bang鉴相器中，通过在采样电路和判决比较电路之间添加了一级重新同步电路，该重新同步电路的输出配合采样电路的输出连接到后续判决比较电路的输入，从而使得每次判决比较的信号，都在同一时刻输出且有效，解决了半速率bang-bang鉴相器中毛刺和可能的错误配对等问题。
[0004]US2010/0098203A1提出的解决方案虽然有脉冲均化和滤波等模块，但对基于相位插值实现的时钟数据恢复结构，相位最终“稳定”会等概率出现在每个相位插值点。因此，由于鉴相器本身存在亚稳态或系统噪声等原因，相位也可能“稳定”在大相位的边沿处，从而造成在大相位边沿处来回“跳动”，产生较大的时钟抖动。
【发明内容】
[0005]本发明针对GHz以上高速数据通信中，采用相位插值方式进行时钟数据恢复存在恢复时间过长，提出了一种新的时钟数据恢复控制器结构，进一步缩短时钟恢复时间、降低系统的抖动。
[0006]本发明的技术方案为:一种基于双环结构的时钟数据恢复控制器，具体包括:鉴相单元、脉冲均化单元、4bit滤波单元、双向移位寄存器单元、格雷码计数与译码电路单元和数据延迟控制电路单元。其中，
[0007]所述鉴相单元的五个输入端分别用于输入四个正交时钟和经过数据延迟控制电路单元处理的输入数据，第一输出端输出时钟滞后指示信号并耦接脉冲均化单元的第一输入端，第二输出端输出时钟超前指示信号并藕接脉冲均化单元的第二输入端；
[0008]所述脉冲均化单元第一输出端藕接至4bit滤波单元的第一输入端，第二输出端耦接至4bit滤波单元的第二输入端；
[0009]所述4bit滤波单元的两个输出端分别输出时钟滞后指示信号、时钟超前指示信号，并分别耦接至双向移位寄存器单元的第一输入端、第二输入端；
[0010]所述双向移位寄存器单元的第一输出端分别与格雷码计数与译码电路单元的第一输入端和数据延迟控制单元的第一输入端相连接，第二输出端分别与格雷码计数与译码电路单元的第二输入端和数据延迟控制单元的第二输入端相连接，所述双向移位寄存器单元的第三到第十输出端作为小相位插值控制端；
[0011]所述格雷码计数与译码电路单元的八个输出端依次与启动电路八个输入端相连，所述启动电路的八个输出端作为大相位插值控制端。
[0012]所述双向移位寄存器单元的第三到第十输出端和所述启动电路的八个输出端作为所述时钟恢复控制器的输出端。
[0013]进一步的,所述数据延迟控制电路单元包括时钟信号产生单元、大相位使能单元、可变窗产生单元、脉冲计数单元、数据延迟插入单元，其中，
[0014]所述时钟信号产生单兀根据输入时钟用于产生一个2分频时钟、一个20分频时钟和一个40分频时钟，所述的2分频时钟用于输入到大相位使能单元和脉冲计数单元，所述的20分频时钟和40分频时钟用于输入到可变窗产生单元；
[0015]所述大相位使能单元通过判断双向移位寄存器单元第一输出脉冲信号和第二输出脉冲信号的脉冲个数判断数据延迟控制单元是否需要工作；
[0016]所述可变窗产生单元用于产生一个占空比可调、周期可调的方波，所述可变窗产生单元包括一个模16计数器和一个模32计数器；其中，模16计数器的和模32计数器的使能端均输入大相位使能单元的输出信号，模16计数器的时钟端输入时钟信号产生单元的20分频时钟，模16计数器的选通端与模32计数器的输出端相连；模32计数器的时钟端输入时钟信号产生单元的40分频时钟，模16计数器的输出端与模32计数器的选通端相连并作为可变窗产生单元的输出端输入到脉冲计数单元的选通端；
[0017]所述脉冲计数单元的时钟端输入时钟信号产生单元的2分频时钟，脉冲计数单元和大相位使能单元的数据输入端分别输入双向移位寄存器单元输出的第一输出脉冲信号和第二输出脉冲信号；脉冲计数单元的产生四个数据延迟控制信号分别输入到数据延迟插入单元，用于控制数据延迟插入单元；
[0018]所述数据延迟插入单元包括四个延迟单元和一个五选一选择器，所述四个延迟单元的输入段和五选一选择器的一个数据输入段相连接用于输入数据延迟控制电路单元的输入数据，所述四个延迟单元的输出段分别与五选一选择器的另外四个数据输入段相连接，所述脉冲计数单元的产生四个数据延迟控制信号作为控制信号用于控制五选一选择器五个输入数据的选通，所述五选一选择器的输出端作为所述数据延迟控制电路单元的输出端。[0019]进一步的，所述大相位使能单元具体包括:一个D触发器、一个或门和一个与非门，其中，D触发器的输入端与与非门的输出端相连，D触发器的负输出端与或门的第一输入端相连，并作为大相位使能单元的输出端；或门的第二、第三输出端分别作为大相位使能单兀的输入端分别输入双向移位寄存器单兀输出的第一输出脉冲信号和第二输出脉冲信号，或门的输出端与与非门的第一输入端相连，与非门的第二输入端作为大相位使能单元的使能端用于输入全局使能信号，D触发器的时钟端用于输入时钟信号产生单元产生的2分频时钟。
[0020]更进一步的，所述四个正交时钟由压控振荡器产生或由能产生四路互为正交时钟脉冲的信号发生器产生。
[0021]本发明的有益效果:本发明提供的时钟恢复控制器完全由数字模块构成，除了具有【背景技术】的优点外，通过增加数据延迟控制电路单元加入了数据延迟控制环，进而可以通过时钟环路和数据环路两种控制方式，通过两个控制环路的协同工作，达到快速恢复时钟的目的，能加快环路锁定，降低系统抖动，提闻系统的可罪性。
【专利附图】
【附图说明】
[0022]图1为本发明实施例的时钟数据恢复控制器结构示意图。
[0023]图2为本发明实例中的数据延迟控制电路单元结构示意图。
[0024]图3为本发明实例中的大相位使能控制单元电路图。
[0025]图4为采用本发明实例中的时钟恢复控制器的时钟数据恢复电路的结构示意图。
[0026]图5为本发明实例中的数据延迟控制状态转移图。
[0027]图6为本发明实例中的数据延迟控制波形图。
[0028]图7为本发明实例中的单环和双环控制仿真波形图。
【具体实施方式】
[0029]下面结合附图和【具体实施方式】做进一步的说明。
[0030]传统的相位插值结构的控制器是通过改变时钟环路不同的控制状态来达到恢复时钟的相位，而本发明除了时钟控制环路外，还增加了 一个数据控制环路，通过两个控制环路的协同工作，达到快速恢复时钟的目的:
[0031]本发明的时钟数据恢复控制器200的结构如图1所示，具体包括:鉴相单元210、脉冲均化单元220、4bit滤波单元230、双向移位寄存器单元240、格雷码计数与译码电路单元250、启动电路单元260和数据延迟控制电路单元270，其中，模块210，220，230，240，250和260均在【背景技术】中的公开文件中有详细的描述，与本方案技术类似，这里不再对其进行展开说明。
[0032]这里鉴相单元210的五个输入端分别用于输入四个正交时钟clkO，clk90,clklSO, clk270和经过数据延迟控制电路单元处理的输入数据data_delay，第一输出端输出时钟滞后指示信号UP并耦接脉冲均化单元的第一输入端，第二输出端输出时钟超前指示信号DN并藕接脉冲均化单元的第二输入端。这里的四个正交时钟clk0，clk90，clkl80，clk270由压控振荡器产生或由能产生四路互为正交时钟脉冲的信号发生器产生。
[0033]脉冲均化单元220第一输出端藕接至4bit滤波单元230的第一输入端，第二输出端耦接至4bit滤波单元230的第二输入端。
[0034]所述4bit滤波单元230的两个输出端分别输出时钟滞后指示信号UP_IN、时钟超前指示信号DN_IN，并分别耦接至双向移位寄存器单元的第一输入端、第二输入端；
[0035]所述双向移位寄存器单元的第一输出端分别与格雷码计数与译码电路单元的第一输入端和数据延迟控制元的第一输入端相连接，第二输出端分别与格雷码计数与译码电路单元的第二输入端和数据延迟控制单元的第二输入端相连接，所述双向移位寄存器单元的第三到第十输出端作为小相位插值控制端；这里的双向移位寄存器单元的第一输出端和第二输出端分别输出第一输出脉冲信号INCR和第二输出脉冲信号DEC,这里的第一输出脉冲信号INCR和第二输出脉冲信号DEC作为大相位指示信号。
[0036]所述格雷码计数与译码电路单元250的八个输出端依次与启动电路八个输入端相连，所述启动电路260的八个输出端作为大相位插值控制端。
[0037]所述双向移位寄存器单元240的第三到第十输出端和所述启动电路的八个输出端作为所述时钟恢复控制器200的输出端。
[0038]在本实施例中数据延迟控制电路单元270的结构如图2所示,具体包括大相位使能单元310、时钟信号产生单元320、可变窗产生单元330、脉冲计数单元340、数据延迟插入单元350，其中，
[0039]所述时钟信号产生单兀320根据输入时钟用于产生一个2分频时钟clkO/2、一个20分频时钟clk0/20和一个40分频时钟clk0/40，clkO/2用于输入到大相位使能单元和脉冲计数单元，所述的20分频时钟clk0/20和40分频时钟clk0/40用于输入到可变窗产生单元；
[0040]所述大相位使能单元310通过判断双向移位寄存器单元240第一输出脉冲信号和第二输出脉冲信号的脉冲个数判断数据延迟控制电路单元270是否需要工作；
[0041]所述可变窗产生单元330用于产生一个占空比可调、周期可调的方波，所述可变窗产生单元包括一个模16计数器331和一个模32计数器332 ;其中，模16计数器331和模32计数器的使能端均输入大相位使能单元的输出信号，模16计数器331的时钟端输入时钟信号产生单元的20分频时钟，模16计数器331的选通端与模32计数器332的输出端相连；模32计数器332的时钟端输入时钟信号产生单元的40分频时钟，模16计数器331的输出端与模32计数器332的选通端相连并作为可变窗产生单元的输出端输入到脉冲计数单元的选通端。
[0042]所述脉冲计数单元340的时钟端输入时钟信号产生单元的2分频时钟clkO/2，脉冲计数单元340和大相位使能单元310的数据输入端分别输入双向移位寄存器单元270输出的第一输出脉冲信号INCR和第二输出脉冲信号DEC ;脉冲计数单元的产生四个数据延迟控制信号ctll，ctl2，ctl3，ctl4分别输入到数据延迟插入单元351、352、353和354，用于控制数据延迟插入单元。
[0043]所述数据延迟插入单元350包括四个延迟单元351、352、353和354和一个五选一选择器355，所述四个延迟单元的输入段和五选一选择器的一个数据输入段相连接用于输入数据延迟控制电路单元的输入数据，所述四个延迟单元的输出段分别与五选一选择器的另外四个数据输入段相连接，所述脉冲计数单元的产生四个数据延迟控制信号作为控制信号用于控制五选一选择器五个输入数据的选通，所述五选一选择器的输出端作为所述数据延迟控制电路单元的输出端。
[0044]具体工作过程为:大相位指示信号INCR和DEC作为输入信号分别连接大相位控制使能单元310和脉冲计数单元340，模块310输出信号分别连接到模16计数器331、模32计数器332，模块331输出状态“I”作为使能输入到模块332和模块340，模块332输出状态“O”作为使能输入到模块331。输入系统时钟clkO经过时钟分频模块320，产生三个分频时钟clkO/2, clk0/20, clk0/40分别送入到模块340、模块331和模块332中。模块340产生4个输出信号作为选通信号ctll, ctl2, ctl3, ctl4分别选通信号连接到五选一选择器355，模块355另外五个输入信号分别为直接数据输入data和数据data经过一级延迟单元351，二级延迟单元352，三级延迟单元353，四级延迟单元354的输出信号。延迟插入模块351、352、353、354的延迟时间可以根据环路特性选定，如本实施例中可以选择26ps、lOOps、120ps、150ps。
[0045]这里的大相位使能单元的结构示意图如图3所示，具体包括:一个D触发器、一个或门和一个与非门，其中，D触发器的输入端与与非门的输出端相连，D触发器的负输出端与或门的第一输入端相连，并作为大相位使能单元的输出端；或门的第二、第三输出端分别作为大相位使能单兀的输入端分别输入双向移位寄存器单兀输出的第一输出脉冲信号和第二输出脉冲信号，或门的输出端与与非门的第一输入端相连，与非门的第二输入端作为大相位使能单元的使能端用于输入全局使能信号，D触发器的时钟端用于输入时钟信号产生单元产生的2分频时钟。当存在一个大相位指示信号INCR或DEC时，该模块输出高电平，驱动可变窗产生单元和数据延迟插入单元工作。
[0046]模块310为大相位控制使能单元，通过判断双向移位寄存器单元时钟滞后信号INCR和时钟超前信号DEC是否有效，若有脉冲信号输入，则该模块输出使能信号，驱动模块330窗口生成单元，模块320为时钟分频模块，输入为clkO，输出为2分频clk0/2，20分频clk0/20，和40分频时钟clk0/40，分别输入到脉冲计数单元340和可变窗生成单元330，生成周期可调、脉宽可调的方波信号，根据大相位指示信号时间间隔和系统稳定时间，设计高电平时间为20分频时钟模16计数，即高电平时间为160ns，低电平设计为40分频时钟模32计数，即低电平时间为640ns，通过改变时钟周期和高低电平计数模数，具有更广泛的适应性。模块330生成的窗口脉冲输入到模块340脉冲计数单元中，在窗口脉冲的每个高电平期间对输入的大相位脉冲个数进行计数，若存在三个或以上脉冲，则输出一个延迟插入选通信号，控制延迟插入单元350。模块340在输入控制信号为低电平时保持状态不变，保证在改变新的数据时钟相差情况下，时钟恢复系统达到稳定有足够的时间。
[0047]图4为采用本发明实例中的时钟恢复控制器的时钟数据恢复电路的结构示意图。本技术方案的核心是运用时钟控制环路和数据控制环路两种手段，来加快时钟数据恢复，降低系统抖动和提高系统可靠性，针对一个具体应用，其基本原理描述如下:
[0048]如在一个时钟数据恢复系统中，PLL提供的系统时钟为2GHz，分成8个大相位，每个大相位又分成8个小相位，则每个大相位宽度为62.5ps，每个小相位宽度为7.8ps，输出时钟的相位将是时钟控制器选中的大相位和小相位两者之和。由于鉴相器“死区”和系统噪声等原因，恢复时钟将是一个动态的稳定，希望稳定的最佳位置是恢复时钟固定在某一大相位处，同时伴随一位或多位小相位抖动，但事实上可能存在这样的情况:鉴相器“死区”恰好在某一大相位边沿处，这样恢复时钟可能会在大相位处来回“跳动”，造成的抖动就非常大。PLL提供起振时刻不同，意味着时钟和输入数据的相对相差不同，系统稳定的时间也不一样，相位稳定的位置也不一样，因此当出现上述大相位锁定或者恢复时间很长时，考虑改变时钟和输入数据的相对相差，从而达到快速稳定和降低系统抖动的目的。
[0049]经过计算和仿真，大相位指示信号INCR或DEC最短间隔是40ns，绝大部分情况下系统稳定时间为600ns以内。因此设计一个针对大相位指示信号判断的数据窗，在这个窗口高电平处对指示信号进行计数，根据计数结果，调整数据延迟；在低电平处保持这种状态，以利于系统稳定。如图5所示，数据延迟控制环路状态控制图。
[0050]图6为数据延迟控制单元波形图，如图所示，当大相位控制使能单元检测到其中一个大相位控制信号INCR有输出脉冲时，可变窗产生单元330开始工作，C_WIN (模16计数器331的输出信号State)是一个高电平160ns，低电平640ns的周期性方波信号。在第一个C_WIN方波高电平期间，脉冲计数器检测到INCR和DEC信号脉冲数目超过3个时，第一级数据延迟插入控制由低变为高，控制数据第一级延迟的插入；在第二个C_WIN方波高电平期间，脉冲计数器检测到INCR和DEC信号脉冲数目只有2个，因此第二级数据延迟插入控制保持低电平不变，数据延迟保持不变；而在第三个C_WIN方波高电平期间，脉冲计数器检测到INCR和DEC信号脉冲数目超过3个时，则第二级数据延迟插入控制由低变高，控制第二级延迟的插入。系统按照上述控制方式，依次进行下去，当四级延迟插入控制全变成高电平时，若在下一个C_WIN周期内，满足上述判别条件，则数据延迟插入控制复位，重新进行上述控制操作。需要说明的是，在本实例中，系统在四次数据延迟插入中，已经锁定，故只选择四级延迟控制，而这种思路可以推广到不同延迟级数控制的相位插值控制中，另外可以根据不同系统相位脉冲最小间隔和环路锁定时间，选择不同占空比的检测窗和检测脉冲的个数。
[0051]图7为在相同仿真环境下，单环结构和双环结构两种控制方式，环路锁定和恢复时钟眼图，从图中可以看出，单环情况下，环路超过400ns，系统仍未锁定，恢复出来时钟眼图效果也较差，而在双环情况下，环路在50ns就已经锁定，眼图效果较好。
[0052]本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。
【权利要求】
1.一种基于双环结构的时钟数据恢复控制器，具体包括:鉴相单元、脉冲均化单元、4bit滤波单元、双向移位寄存器单元、格雷码计数与译码电路单元和数据延迟控制电路单元。其中， 所述鉴相单元的五个输入端分别用于输入四个正交时钟和经过数据延迟控制电路单元处理的输入数据，第一输出端输出时钟滞后指示信号并耦接脉冲均化单元的第一输入端，第二输出端输出时钟超前指示信号并藕接脉冲均化单元的第二输入端； 所述脉冲均化单元第一输出端藕接至4bit滤波单元的第一输入端，第二输出端耦接至4bit滤波单元的第二输入端； 所述4bit滤波单元的两个输出端分别输出时钟滞后指示信号、时钟超前指示信号，并分别耦接至双向移位寄存器单元的第一输入端、第二输入端； 所述双向移位寄存器单元的第一输出端分别与格雷码计数与译码电路单元的第一输入端和数据延迟控制单元的第一输入端相连接，第二输出端分别与格雷码计数与译码电路单元的第二输入端和数据延迟控制单元的第二输入端相连接，所述双向移位寄存器单元的第三到第十输出端作为小相位插值控制端； 所述格雷码计数与译码电路单元的八个输出端依次与启动电路八个输入端相连，所述启动电路的八个输出端作为大相位插值控制端。 所述双向移位寄存器单元的第三到第十输出端和所述启动电路的八个输出端作为所述时钟恢复控制器的输出端。
2.根据权利要求1所述的基于双环结构的时钟数据恢复控制器，其特征在于，所述数据延迟控制电路单元包括时钟信号产生单元、大相位使能单元、可变窗产生单元、脉冲计数单元、数据延迟插入单元，其中， 所述时钟信号产生单兀根 据输入时钟用于产生一个2分频时钟、一个20分频时钟和一个40分频时钟，所述的2分频时钟用于输入到大相位使能单元和脉冲计数单元，所述的20分频时钟和40分频时钟用于输入到可变窗产生单元； 所述大相位使能单元通过判断双向移位寄存器单元第一输出脉冲信号和第二输出脉冲信号的脉冲个数判断数据延迟控制单元是否需要工作； 所述可变窗产生单元用于产生一个占空比可调、周期可调的方波，所述可变窗产生单元包括一个模16计数器和一个模32计数器；其中，模16计数器的和模32计数器的使能端均输入大相位使能单元的输出信号，模16计数器的时钟端输入时钟信号产生单元的20分频时钟，模16计数器的选通端与模32计数器的输出端相连；模32计数器的时钟端输入时钟信号产生单元的40分频时钟，模16计数器的输出端与模32计数器的选通端相连并作为可变窗产生单元的输出端输入到脉冲计数单元的选通端； 所述脉冲计数单元的时钟端输入时钟信号产生单元的2分频时钟，脉冲计数单元和大相位使能单元的数据输入端分别输入双向移位寄存器单元输出的第一输出脉冲信号和第二输出脉冲信号；脉冲计数单元的产生四个数据延迟控制信号分别输入到数据延迟插入单元，用于控制数据延迟插入单元； 所述数据延迟插入单元包括四个延迟单元和一个五选一选择器，所述四个延迟单元的输入段和五选一选择器的一个数据输入段相连接用于输入数据延迟控制电路单元的输入数据，所述四个延迟单元的输出段分别与五选一选择器的另外四个数据输入段相连接，所述脉冲计数单元的产生四个数据延迟控制信号作为控制信号用于控制五选一选择器五个输入数据的选通，所述五选一选择器的输出端作为所述数据延迟控制电路单元的输出端。
3.根据权利要求1或2所述的基于双环结构的时钟数据恢复控制器，其特征在于，所述大相位使能单元具体包括:一个D触发器、一个或门和一个与非门，其中，D触发器的输入端与与非门的输出端相连，D触发器的负输出端与或门的第一输入端相连，并作为大相位使能单元的输出端；或门的第二、第三输出端分别作为大相位使能单元的输入端分别输入双向移位寄存器单元输出的第一输出脉冲信号和第二输出脉冲信号，或门的输出端与与非门的第一输入端相连，与非门的第二输入端作为大相位使能单元的使能端用于输入全局使能信号，D触发器的时钟端用于输入时钟信号产生单元产生的2分频时钟。
4.根据权利要求1或2或3所述的基于双环结构的时钟数据恢复控制器，其特征在于，所述四个正交时钟由压控振荡器产生或由 能产生四路互为正交时钟脉冲的信号发生器产生。
【文档编号】H03L7/099GK103490775SQ201310395015
【公开日】2014年1月1日 申请日期:2013年9月3日 优先权日:2013年9月3日
【发明者】刘辉华, 李磊, 周婉婷, 李平, 房磊 申请人:电子科技大学