专利名称：节能的时钟控制技术的制作方法
节能的时钟控制技术
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在电子学中，锁相环(PLL)是闭环反馈控制系统，其产生并输出与 输入("基准")信号的频率和相位有关的信号。PLL电路响应于输入信号 的频率和相位，自动调节受控振荡器的频率和相位，直到其频率和相位匹 配基准信号的频率和相位。这种类型的机制在无线电、电信、计算机、以 及其中需要稳定所产生的信号或在存在噪声的情况下检测信号的其它电子 应用中广泛使用。因为集成电路能支持完整的锁相环构造块，所以此技术 在现代电子器件中广泛使用，其中的信号频率从每秒不到一个周期到高达 数个千兆赫兹(GHz.)。
电路设计者通常将数字PLL电路用作微处理器的主时钟合成器和通用 异步收发器(UART)的关键组件。PLL—般包括相位检测器、低通滤波器 以及置于负反馈配置中的压控振荡器(VCO)。在反馈路径或基准路径或 这两个路径中可能存在分频器，以使PLL的输出时钟为基准频率的有理倍 数。振荡器产生周期性的输出信号。取决于应用，受控振荡器的输出或对 振荡器的控制信号提供PLL系统的有用输出。
PLL广泛用于同步目的。电路一般发送某些数据流，尤其是高速串行 数据流(诸如来自磁盘驱动器的磁头的原始数据流)，但无伴随的时钟。 接收器根据近似的频率基准产生时钟，然后使用PLL与数据流中的转变相 位对准。此过程被称为时钟数据恢复(CDR) 。 PLL的另一用途是时钟倍 增。绝大部分电子系统包括在数百兆赫兹下工作的多种处理器。通常，提 供给这些处理器的时钟来自时钟发生器PLL，其使低频基准时钟(通常为 50或100 MHz)倍增至处理器的工作频率。在处理器的工作频率是数千兆 赫兹而基准时钟只是数十或数百兆赫兹的情况下，倍增因子可以非常大。
虽然非常广泛地使用PLL，但不幸的是它们不适合于某些应用，因为 PLL中的大量组件使PLL消耗大量功率。例如，移动设备制造商可能优选PLL执行CDR和时钟倍增用于高速数据传送的功能。然而，PLL中固有的 电池消耗和对移动设备的电池寿命的影响通常意味着制造商必须选择使用 其它技术或结束损害设备性能。
附图简述
图1是示出与串化器/解串器一起使用的混合时钟系统的电路图。 图2是示出混合时钟系统在切换工作模式时的过程的流程图。
详细描述
提供了一种用于提供具有降低的功耗的时钟信号的方法和系统("混合 时钟系统")。该混合时钟系统以正常工作模式和节能工作模式工作。在正 常工作模式中，该混合时钟系统使用PLL用于高速数据传送。以低频(例 如30 MHz)工作的基准时钟连接至PLL的输入端。，PLL使基准时钟频率 倍增至更高的频率(例如3GHz)，并将该时钟信号提供给数据传送电路。 当该混合时钟系统检测到数据传送电路中的低速活动时，混合时钟系统切 换(或转换)至节能模式。在节能工作模式中，混合时钟系统关闭PLL并 将基准时钟直接连接至数据传送电路。由于该时钟速度较慢，数据传送电 路在节能模式中以比混合时钟系统处于正常模式时更低的速率传送数据。 对于诸如移动电话之类的许多应用，节能模式的较低传送速度对某些数据 传送请求提供了足够的数据传送能力，从而使设备以正常模式工作的时间 量最小化。以此方式，该混合时钟系统降低了设备的功耗，同时仍提供高 速数据传送能力。
在某些实施例中，混合时钟系统在重启PLL时临时使用节能模式。例 如，当该混合时钟系统处于节能模式且请求高速数据传送时，混合时钟系 统可在节能模式下启动传送，并发信号通知PLL重启。 一旦PLL重启，混 合时钟系统就切换至具有全高速数据传送能力的正常模式。在某些实施例 中，用户可能发现传送开始，而且逐渐变快，从而相比于用户不得不等待 PLL重启以开始数据传送的情况，提供更好的用户体验。
在某些实施例中，混合时钟系统在节能模式下加速基准时钟。例如，可提高基准时钟频率(例如至150 MHz)，以根据基准时钟提供可用的最 快信号。用于基准时钟的电路通常能有更快速度，但选择了更慢的速度以 匹配选定PLL电路的倍增因子。当PLL关闭时，混合时钟系统可在其最大 速度下运行基准时钟，以在没有PLL的情况下提供尽可能快的速度。因此 通过在节能模式下提高时钟频率限制，用户不会发现明显的速度降低。
现在将描述本发明的多个实施例。以下描述提供具体细节，以供全面 理解这些实施例和实现这些实施例的描述。然而，本领域普通技术人员将 可理解，在没有这些细节的情况下也可实现本发明。此外，未示出或具体 描述某些众所周知的结构或功能，以免不必要地使多个实施例的相关描述 模糊不清。在以下呈现的描述中使用的术语旨在按照它最宽的合理方式来
解释，即使它与本发明的某些特定实施例的详细描述一起使用。
图1是示出使用混合时钟系统100向串化器/解串器提供时钟信号的电 路图。该混合时钟系统包括可调节基准时钟105，该基准时钟105的输出端 连接至锁相环(PLL) 100和时钟分频器115的输入端。时钟分频器耦合至 位于PLL的输出端的多路复用器120。 PLL IIO还包括用于设置PLL的倍 增因子的时钟分频器。多路复用器120的一种设置将时钟分频器115从电 路去除，从而允许基准时钟驱动PLL并产生时钟信号。多路复用器120的 另一种设置将时钟分频器115插入绕过PLL的电路路径中。当绕过PLL时， 基准时钟的输出在被施加到其余电路之前被时钟分频器115分频。控制器 140连接至基准时钟105、 PLL 110以及多路复用器120，以当混合时钟系 统在正常工作模式和节能工作模式之间切换时改变这些组件的设置。混合 时钟系统的输出可向串化器电路125提供时钟信号用于发送数据。混合时 钟系统的输出还可向时钟数据恢复(CDR)电路130和解串器电路135提 供时钟信号以便接收数据。'
在操作期间，基准时钟105提供基本时钟信号。在正常工作模式下， 基准时钟向PLL 105提供时钟信号。PLL 105使基准时钟105信号倍增，并 将高速时钟信号提供给串化器电路125和解串器电路135 (通过CDR电路 130提供给后者)。在节能模式下，基准时钟105被调节以产生较高频率的 时钟信号，而且PLL IIO被关闭。代替驱动PLL，基准时钟信号被时钟分频器115分频，以向串化器电路125和解串器电路135提供适当的时钟频 率。在节能模式下，解串器电路135和串化器电路125以比正常工作模式 期间更低的频率工作。
在某些实施例中，基准时钟是时基，其可被调节以产生在30 MHz到 150MHz之间变化的时钟信号，PLL能使时钟信号倍增到原来的25倍，而 且时钟分频器可将时钟信号分频成原来的1/2。在此配置下，该混合时钟系 统在正常工作模式期间在30 MHz的基准时钟情况下能输出750 MHz的时 钟信号，且在节能工作模式期间在150 MHz的基准时钟情况下能输出75 MHz的时钟信号。本领域技术人员将可理解的是，在该混合时钟系统中还 可采用其它组件值以产生具有不同频率的时钟信号。
图2是示出混合时钟系统在正常模式与节能模式之间切换时的过程的 流程图。在框205中，系统检测数据何时通过串行链路正被串化器接收。 在框210中，系统等待附加数据被串化器接收。在决策框215中，如果在 超时周期内接收到附加数据，则过程循环至框205，在框205中系统监测串 化器。如果在超时周期内未接收到附加数据，则过程继续至框220。在框 220中，混合时钟系统进入节能模式。PLL被停用，基准时钟的频率被提高， 而且多路复用器被切换以启用具有时钟分频器的电路路径。本领域技术人 员将认识到除超时周期过期之外的机制也可能触发该系统进入节能模式。 例如，系统可在每次传输之后自动进入节能ji式。或者，系统可监测安排 要发送的数据队列，并且如果确定可在节能模式的较低数据传输率下满足 该安排，则可进入节能模式。在决策框230中，如果系统未检测到解串器 已经接收附加数据，则过程循环至决策框230并继续等待数据。如果系统 检测到数据接收，则过程继续至框240，在框240处系统进入正常模式，然 后返回框205以监测附加数据的接收。在正常模式下，PLL被启用，基准 时钟的频率被降低，而且多路复用器被切换以停用具有时钟分频器的电路 路径。本领域技术人员将认识到其它状况也可能致使进入正常模式。例如， 即使接收到附加数据，系统也可等待进入正常模式，直到附加数据以超过 节能模式的容量的速率到达。 '
实现该系统的设备可包括中央处理单元、存储器、输入设备(例如键盘和点击设备)、输出设备(例如显示设备)、以及存储设备(例如盘驱 动器)。存储器和存储设备是可使用实现该系统的部分的计算机可执行指 令进行编码的计算机可读介质，这表示包含指令的计算机可读介质。此外， 数据结构和消息结构可经由数据传输介质来存储或传输，诸如通信链路上 的信号。可使用各种通信链路，诸如串行传送链路、因特网、局域网、广 域网、点到点的拨号连接、蜂窝电话网络等。
该系统的各实施例可在各种运行环境中实现，所述各种运行环境包括 个人计算机、服务器计算机、手提型或膝上型设备、多处理器系统、基于 微处理器的系统、可编程消费电子产品、数字照相机、网络PC、小型计算 机、大型计算机、包括以上系统或设备中的任何一个的分布式计算环境等。 该计算机系统可以是蜂窝电话、个人数字助理、智能电话、个人计算机、
可编程消费电子产品、数码相机等。
根据上述内容，将可理解的是，在此为说明目的已经描述了混合时钟 系统的特定实施例，但在不偏离本发明的精神和范围的情况下可作出多种 修改。因此，本发明仅受限于所附权利要求。
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权利要求
1.一种降低存储器设备中的功耗的方法，所述方法包括提供以基础频率工作的基准时钟信号；提供以高于所述基础频率的频率工作的高速传输时钟信号；将所述高速传输时钟信号提供给数据传输组件；接收向节能模式转变的指示；以及一旦接收到所述向节能模式转变的指示，就从所述数据传输组件去除所述高速传输时钟信号，并将所述基准时钟信号提供给所述数据传输组件。
2. 如权利要求1所述的方法，其特征在于，接收向节能模式的转变的指示包括接收基于使用所述存储器设备的应用的配置数据。
3. 如权利要求1所述的方法，其特征在于，接收向节能模式的转变的指示包括确定满足数据传输请求所需的数据速率。 '
4. 如权利要求1所述的方法，其特征在于，.包括在转变至所述节能模式之后，提高所述基准时钟信号的基础频率。
5. -如权利要求1所述的方法，其特征在于，通过使用锁相环组件使所述基准时钟信号倍增来提供所述高速传输时钟信号。
6.如权利要求1所述的方法，其特征'在于，包括在接收向所述节能模式的转变的指示之后，降低由提供所述高速传输时钟信号所消耗的功率。
7. 如权利要求1所述的方法，其特征在于，通过使用锁相环组件使所述基准时钟信号倍增来提供所述高速传输时钟信号，而且其中所述锁相环组件在接收到向所述节能模式的转变的指示之后关闭。
8. 如权利要求1所述的方法，其特征在于，包括接收离开所述节能模式的指示。
9. 一种用于将时钟信号提供给数据传输电路的系统，包括基准时钟组件，其被配置成提供基准时钟信号；锁相环组件，其被配置成使所述基准时钟信号倍增；数据传输组件，其被配置成以由所提供的时钟信号确定的速率发送或接收数据；模式确定组件，其被配置成在正常模式和节能模式之间选择，其中在正常模式下所述经倍增的时钟信号被提供给所述数据传输组件，而在节能模式下所述基准时钟信号被提供给所述数据传输组件。
10. 如权利要求9所述的系统，其特征在于，所述锁相环组件在所述节能模式下关闭。
11. 如权利要求9所述的系统，其特征在于，所述模式确定组件基于安排要发送的数据来选择模式。
12. 如权利要求9所述的系统，其特征在于，所述模式确定组件基于接收数据的历史速率来选择模式。
13. 如权利要求9所述的系统，其特征在于，所述模式确定组件基于从包含所述数据传输电路的设备的用户接收到的信息来选择模式。
14，如权利要求9所述的系统，其特征在于，所述模式确定组件基于配置数据来选择模式。
15. 如权利要求9所述的系统，其特征在于，所述模式确定组件基于从应用接收到的信号来选择模式。
16. —种使用混合时钟技术控制数据传输电路的方法，所述方法包括向所述数据传输电路发送指示以进入正常传输模式，其中在所述正常传输模式下数据以第一速率被发送；以所述第一速率从所述数据传输电路接收数据；向所述数据传输电路发送指示以进入节能模式，其中数据在所述节能模式下以第二速率被发送，而且其中所述数据传输电路在所述节能模式下工作时消耗较少功率；以及以所述第二速率从所述数据传输电路接收数据。
17. 如权利要求16所述的方法，其特征在于，在进入所述正常模式时所述数据传输电路激活锁相环电路。 '
18. 如权利要求16所述的方法，其特征在于，在进入所述节能模式时所述数据传输电路停用锁相环电路。
19. 如权利要求16所述的方法，其特征在于，所述第一速率快于所述第二速率。
20. 如权利要求16所述的方法，其特征在于，向所述数据传输电路发送指示以进入正常传输模式包括确定所述第二速率对于传送所述数据太慢。
21. 如权利要求16所述的方法，其特征在于，向所述数据传输电路发送 指示以进入节能模式包括确定所述第二速率将满足数据传送请求。
22. 如权利要求16所述的方法，其特征在于，向所述数据传输电路发送 指示以进入节能模式包括确定所述数据传输电路的活动水平。
全文摘要
提供了一种用于提供具有降低的功耗的时钟信号的方法和系统，称为混合时钟系统。该混合时钟系统使用PLL用于高速数据传送，但提供节能模式用于传送数据同时消耗较少功率。在正常模式下，混合时钟系统包括驱动PLL的在低频下工作的基准时钟。PLL使基准时钟频率倍增至更高的频率，并将该时钟信号提供给数据传送电路。在节能模式下，该混合时钟系统关闭PLL并将基准时钟直接连接至数据传送电路。
文档编号H03L7/06GK101641866SQ200880009120
公开日2010年2月3日 申请日期2008年3月21日 优先权日2007年3月23日
发明者李东润 申请人:晶像股份有限公司