专利名称：一种双功率时钟三值钟控绝热逻辑电路的制作方法
技术领域：
本发明涉及一种多值绝热电路，尤其是涉及一种双功率时钟三值钟控绝热逻辑电路。
背景技术：
目前，大规模集成电路几乎以超越Moore定律的速度发展着，在一块芯片上所能集 成的电路规模越来越大，速度越来越快，其功耗也将越来越大。巨大的功耗不仅使各种 便携式设备遇到电源方面的困难，而且芯片的过热亦导致它们易于工作失效与寿命缩 短。另一方面由于半导体工艺技术的进步，门电路等占用的面积急剧下降，相反在VLSI 的基片中，有70%以上的硅片面积用于布线。由此限制了电路的集成度、提高了生产成 本，而且由于线路间的电磁效应，也必将导致电路降低性能、甚至产生意想不到的错误。
由于多值逻辑电路可以提高单线携带信息的能力和集成电路的信息密度，而且可以 减少VLSI的引线数和引脚的数量，从而可以相应提高电路空间和时间的利用率，增强 电路的数据处理能力。但目前多值逻辑电路大都采用二值元件来实现，因此电路结构相 当复杂，功耗十分巨大。
图l给出了三值DPL(DoublePass-transistorLogic)缓冲器/反相器的电路图，在该电路 中，取和逻辑值0， 1， 2相对应的三种物理电压源为地(0)， Fz)z)/2和^)z)。其工作原理为 当输A^0, 3^=2时，电路中NMOS管m8和PMOS管m9导通。此时的F0， 3 =2将分
别被传输至输出端o^和^。由于高电平是经PMOS管传输，因此无阈值电压损失。当
x=l， 3 =1时，由于PMOS管rm， m2导通，因此NMOS管ms， 1116的栅极电压为7朋，这导 致ms, m^导通，中间电平&z/2将传输至输出端。由于此时;c和jf均为l，因此实际上该 电路中的电压源Fz)D/2也可省去，而改接x或3f。这会导致输入信号x和3f的负载电容不对 称，因此在对x和3f二路信号传输延迟一致性要求较高的应用场合可以采用接Fz^2的方 案。当f2， 3 =0时，PMOS管m7和NMOS管mK)导通，此时高电平Jc-2经PMOS管传输至输出端ow/，低电平3^0由NMOS管传输至输出端^。图l中m3， m4的作用是给ms, me 的栅极电荷提供一个放电通路以确保当输^0(3 =2)_^=2(3 =0)时1115， ni6可靠截止。 通过上述分析表明该电路实现的是三值信号的缓冲和反相功能。
该电路的优点是结构较为简单且十分规则，有利于版图设计，输入信号的负载对称 性好，无直流通路，无阈值电平损失以及完全基于标准CMOS工艺而无需调整阈值电压。 但该电路采用直流电源供电，输出信号的变化是通过电源或输入信号对节点电容充电及 节点电容对地放电来实现的。在这一过程中，从电源或输入信号汲取的电荷传至节点电 容，然后泄放到地端，这是一个电能至热能的不可逆转换过程，即对能量的使用是由电 源—输出接点—地(0)的一次性使用方式。对节点电容的每一次充电(或放电)将导致
C^^/2的能量损耗，因此节省功耗的幅度有限。
具有能量恢复功能的绝热(Adiabatic)技术，采用交流脉冲电源驱动电路，使电源中 的电感和电路中的节点电容形成振荡回路，可有效回收注入电路节点电容中的电荷，实 现能量恢复，并减少或避免因耗能元件电阻引起的由电能转换为热能这一不可逆过程中 的能量损耗，故绝热电路具有极低的功耗。
发明内容
本发明所要解决的技术问题是提供一种双功率时钟三值钟控绝热逻辑电路，该电路 具有正确的逻辑功能和显著的低功耗特性。
本发明解决上述技术问题所采用的技术方案为 一种双功率时钟三值钟控绝热逻辑 电路，包括一个钟控传输门绝热逻辑基本电路，所述的钟控传输门绝热逻辑基本电路设 置有信号输入端、反信号输入端、信号输出端、反信号输出端、第一采样节点、第二采 样节点、第一功率时钟端和钟控时钟端，该电路还包括四个具有自举效应的NMOS管 即第一 NMOS管、第二 NMOS管、第三NMOS管和第四NMOS管，所述的第一 NMOS 管的漏极与所述的第二 NMOS管的源极相连接，所述的第三NMOS管的漏极与所述的 第四NMOS管的源极相连接，所述的第一 NMOS管的源极与所述的第三NMOS管的源 极并接于第二功率时钟端，所述的第二 NMOS管的漏极与所述的信号输出端相连接， 所述的第四NMOS管的漏极与所述的反信号输出端相连接，所述的第三NMOS管的栅极与所述的第二NMOS管的栅极并接于所述的第一采样节点，所述的第一NMOS管的 栅极与所述的第四NMOS管的栅极并接于所述的第二采样节点。
所述的钟控传输门绝热逻辑基本电路由两个钟^NMOS管即第五NMOS管和第六 NMOS管、两个自举操作的NMOS管即第七NMOS管和第八NMOS管及组成CMOS-latch 结构的两个PMOS管即第一PMOS管和第二PMOS管与两个NMOS管即第九NMOS管和 第十NMOS管组成，所述的第一PMOS管的漏极、所述的第二PMOS管的栅极、所述的 第十NMOS管的栅极、所述的第九NMOS管的漏极与所述的第七NMOS管的漏极并接于 所述的信号输出端，所述的第二PMOS管的漏极、所述的第一PMOS管的栅极、所述的 第九NMOS管的栅极、所述的第十NMOS管的漏极与所述的第八NMOS管的漏极并接于 所述的反信号输出端，所述的第一PMOS管的源极、所述的第七NMOS管的源极、所述 的第八NMOS管的源极与所述的第二PMOS管的源极并接于所述的第一功率时钟端，所 述的第七NMOS管的栅极与所述的第五NMOS管的漏极并接于所述的第一采样节点，所 述的第八NMOS管的栅极与所述的第六NMOS管的漏极并接于所述的第二采样节点，所 述的第九NMOS管的源极与所述的第十NMOS管的源极并接于地，所述的第五NMOS管 的源极与所述的信号输入端连接，所述的第六NMOS管的的源极与所述的反信号输入端 连接，所述的第五NMOS管的栅极和所述的第六NMOS管的栅极均与所述的钟控时钟端 连接。
与现有技术相比，本发明的优点在于将多值逻辑电路的高信息密度特性和绝热电路 的低功耗特性相结合。本发明的一种双功率时钟三值钟控绝热逻辑电路是采用双功率时 钟的具有极低功耗的三值绝热电路，它的操作分为2级，第一级在钟控时钟的控制下通
过二个钟3SNMOS管对输入信号进行釆样；第二级在二个功率时钟的工作节奏下，通过 自举操作的NMOS管以及组成CMOS-latch结构的PMOS管和NMOS管对负载充放电，使 电路实现三值输入和输出，输出波形完整，同时极大地降低了电路的功耗，与三值DPL 缓冲/反向电路相比，本发明的平均功耗节约可达72%。
图1为三值DPL缓冲/反相电路示意图2为本发明的电路示意图3为钟控传输门绝热逻辑基本电路示意图；图4为本发明的操作时序示意图5为本发明的输入信号/"为"210210…"的模拟波形图6为三值DPL缓冲/反相电路和本发明的电路在输入信号/"为"210210…"时的瞬 态能耗模拟波形对比图。
具体实施例方式
以下结合附图实例对本发明作进一步详细描述。
如图2所示， 一种双功率时钟三值钟控绝热逻辑电路(double power clock ternary clocked transmission gate adiabatic logic, DTCTGAL)，包括一个钟控传输门绝热逻辑基本 电路，钟控传输门绝热逻辑基本电路设置有信号输入端z'"、反信号输入端z'w6、信号输
出端O""反信号输出端o"A、第一采样节点;c、第二采样节点y、第一功率时钟端^和
钟控时钟端^"，该电路还包括四个具有自举效应的NMOS管即第一 NMOS管N"第二
NMOS管N2、第三NMOS管N3和第四NMOS管N4，第一 NMOS管Ni的漏极与第二 NMOS管N2的源极相连接，第三NMOS管N3的漏极与第四NMOS管N4的源极相连 接，第一 NMOS管Ni的源极与第三NMOS管N3的源极并接于第二功率时钟端^，第 二 NMOS管N2的漏极与信号输出端相连接，第四NMOS管N4的漏极与反信号输 出端相连接，第三NMOS管N3的栅极与第二 NMOS管N2的栅极并接于第一采样 节点;c，第一 NMOS管&的栅极与第四NMOS管N4的栅极并接于第二采样节点》
钟控传输门绝热逻辑(clocked transmission gate adiabatic logic, CTGAL)基本电路如 图3所示，它是一种采用二相无交叠功率时钟的具有极低功耗的绝热电路，钟控传输门 绝热逻辑基本电路由两个钟控NMOS管即第五NMOS管N5和第六NMOS管N6、两个 自举操作的NMOS管即第七NMOS管N7和第八NMOS管N8及组成CMOS-latch结构 的两个PMOS管即第一 PMOS管Pi和第二 PMOS管P2与两个NMOS管即第九NMOS 管N9和第十NMOS管Nh)組成，第一PMOS管P!的漏极、第二PMOS管P2的栅极、 第十NMOS管N1Q的栅极、第九NMOS管N9的漏极与第七NMOS管N7的漏极并接于 信号输出端第二 PMOS管P2的漏极、第一 PMOS管Pi的栅极、第九NMOS管 N9的栅极、第十NMOS管N1()的漏极与第八NMOS管N8的漏极并接于反信号输出端 o"幼，第一PMOS管Pt的源极、第七NMOS管N7的源极、第八NMOS管Ns的源极与第二 PMOS管P2的源极并接于第一功率时钟端0，第七NMOS管N7的栅极与第五 NMOS管N5的漏极并接于第一采样节点x，第八NMOS管N8的栅极与第六NMOS管 N6的漏极并接于第二采样节点》第九NMOS管N9的源极与第十NMOS管N1()的源极 并接于地，第五NMOS管N5的源极与信号输入端f"连接，第六NMOS管N6的的源极 与反信号输入端励连接，第五NMOS管N5的栅极和第六NMOS管N6的栅极均与钟
控时钟端5连接。
该电路中所有的NMOS管的衬底均与地相连接，所有的PMOS管的衬底均与直流 电源F^相连接。
图4给出了本发明电路在输入信号为"201021..."时的模拟波形。在图4所示的六个 周期中，第一、五周期输入为2、 0，第二、四周期输入为0、 2，第三、六周期输入为1、 1。因本发明的电路为对称结构，故输入为0、 2时的工作特性与输入为2、 0时相同。 现分别以第一、三周期为例，对图2所示的DTCTGAL电路的工作特性进行分析。将脉 冲周期分别分成六个时间段，如TV.. Ts和IV... T6'。
第一周期
Ti期间，输入/"和时钟^"电平升高，输入/"6和功率时钟^、 ^为低电平。Ns导 通，对节点x进行充电直至F/)zr^v (PW为NMOS管N5的阈值电压)；同时N6导通， 使节点y保持在零电平。N7导通，Ns截止，同时，与A相连的支路Nh N2， N3、 N4 均截止，此时由于功率时钟^、 0均为零电平，所以输出端ow、 o"沾均保持在零电平
不变。此刻，时钟^完成对输入信号的采样。 T2期间，保持输入信号的采样值。
丁3期间，时钟5电平下降，Ns截止，节点jc保持采样值不变。 所以，时间段TVT3为采样期，实现对输入信号采样。
丁4期间(逻辑赋值期)，0保持低电平，而功率时钟A、 ^电平开始升高，这时 N5、 Ne均截止，使得节点jc为浮动高电平，节点y为浮动低电平。由于jc与0" ^间 存在寄生电容，节点;c将因自举作用而使它的电平超过FDirFrw。 N7已经导通，功率时 钟0在低电平时通过N7对输出赋值，无阈值损失。当ow电平高于N1()的开启阈时， N10导通，从而使ow幼箝位至地。当0电平超过IFjpl (FrP为PMOS管Pt的阈值电压) 时，Pi导通，功率时钟^在高电平时通过P!对输出ow赋值，无阈值损失。从而OW通过N7和&组成的互补传输门箝位于0。
Ts期间(保持期)，o"f保持在功率时钟^峰值Fz)z)， ow幼箝位在零电平。
丁6期间(能量恢复期)，节点;c、 _y仍保持原来的浮动状态，ow/通过N7和^组成
的传输门跟随0下降到O。 第三周期
TV期间，输入/w、 /"6对节点;c、 y均充电至FzW2， Ni、 N2， N3、 N4均导通，与^ 相连的支路N7， Ns截止。T2'、 1V期间的工作特性与第一周期相同，即节点;c、；;保持采 样值不变。
T4邻间(逻辑赋值期)，功率时钟A分别通过Ni、 N2和N3、 N4对输出o"" OM幼
赋值，使得oW、 ot^跟随A上升并箝位于^，此时N9、 Nk)截止。节点x、 y因自举 作用而使电平超过^z)/2。
TV期间(保持期)，输出otrf、 om沾均保持在F/5zV2。
TV期间(能量恢复期)，OMf、 OMf&分别通过Nh N2和N3、 N4组成的通路随&下
降到0。
此DTCTGAL电路通过自举操作的NMOS管和CMOS-latch结构确保输出端始终跟 随功率时钟^、 ^变化，消除了在赋值初期或能量恢复末期因阈值损失而产生的非绝 热功耗，从而有效降低了功耗。
采用TSMC 0.25pm CMOS工艺器件参数，对本发明的一种双功率时钟三值钟控绝 热(DTCTGAL)电路进行功能模拟，如图5所示。其中功率时钟^、 ^的幅值电压分别 为2.5V、 1.25V， NMOS宽长比均取『/￡-0.36—0.24拜，PMOS宽长比均取 『/I=0.72nm/0.24nm。 /"、 为互补的输入信号，oirf、 ow幼为双轨互补输出信号。分析 图5可以发现，输出信号比输入信号延迟半个时钟周期，符合DTCTGAL电路的特点。 图6给出了三值DPL缓冲/反向电路和DTCTGAL电路在输入信号/"为"210210…" 时的瞬态能耗模拟波形。横坐标为模拟时间，纵坐标为能耗。电路瞬态能耗曲线的上升 部分反映电源向电路注入能量，下降部分表明由电源回收能量，曲线凹底的渐升现象反 映电路的能耗。在1.8ns时间内，三值DPL缓冲/反向电路的瞬态能耗为1.82pJ，而 DTCTGAL单元电路的瞬态能耗为0.5pJ，平均功耗节约达72%。
权利要求
1、一种双功率时钟三值钟控绝热逻辑电路，包括一个钟控传输门绝热逻辑基本电路，所述的钟控传输门绝热逻辑基本电路设置有信号输入端、反信号输入端、信号输出端、反信号输出端、第一采样节点、第二采样节点、第一功率时钟端和钟控时钟端，其特征在于该电路还包括四个具有自举效应的NMOS管即第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，所述的第一NMOS管的漏极与所述的第二NMOS管的源极相连接，所述的第三NMOS管的漏极与所述的第四NMOS管的源极相连接，所述的第一NMOS管的源极与所述的第三NMOS管的源极并接于第二功率时钟端，所述的第二NMOS管的漏极与所述的信号输出端相连接，所述的第四NMOS管的漏极与所述的反信号输出端相连接，所述的第三NMOS管的栅极与所述的第二NMOS管的栅极并接于所述的第一采样节点，所述的第一NMOS管的栅极与所述的第四NMOS管的栅极并接于所述的第二采样节点。
2、 如权利要求1所述的一种双功率时钟三值钟控绝热逻辑电路，其特征在于所述 的钟控传输门绝热逻辑基本电路由两个钟控NMOS管即第五NMOS管和第六NMOS 管、两个自举操作的NMOS管即第七NMOS管和第八NMOS管及组成CMOS-latch结 构的两个PMOS管即第一 PMOS管和第二 PMOS管与两个NMOS管即第九NMOS管 和第十NMOS管组成，所述的第一PMOS管的漏极、所述的第二PMOS管的栅极、所 述的第十NMOS管的栅极、所述的第九NMOS管的漏极与所述的第七NMOS管的漏极 并接于所述的信号输出端，所述的第二 PMOS管的漏极、所述的第一PMOS管的栅极、 所述的第九NMOS管的栅极、所述的第十NMOS管的漏极与所述的第八NMOS管的漏 极并接于所述的反信号输出端，所述的第一 PMOS管的源极、所述的第七NMOS管的 源极、所述的第八NMOS管的源极与所述的第二 PMOS管的源极并接于所述的第一功 率时钟端，所述的第七NMOS管的栅极与所述的第五NMOS管的漏极并接于所述的第 一采样节点，所述的第八NMOS管的栅极与所述的第六NMOS管的漏极并接于所述的 第二采样节点，所述的第九NMOS管的源极与所述的第十NMOS管的源极并接于地， 所述的第五NMOS管的源极与所述的信号输入端连接，所述的第六NMOS管的源极与 所述的反信号输入端连接，所述的第五NMOS管的栅极和所述的第六NMOS管的栅极 均与所述的钟控时钟端连接。
全文摘要
本发明公开了一种双功率时钟三值钟控绝热逻辑电路，包括设置有信号输入端、反信号输入端、信号输出端、反信号输出端、第一采样节点、第二采样节点、第一功率时钟端和钟控时钟端的钟控传输门绝热逻辑基本电路及四个具有自举效应的NMOS管，第一NMOS管的漏极与第二NMOS管的源极相连接，第三NMOS管的漏极与第四NMOS管的源极相连接，第一NMOS管的源极与第三NMOS管的源极并接于第二功率时钟端，第二NMOS管的漏极与信号输出端相连接，第四NMOS管的漏极与反信号输出端相连接，第三NMOS管的栅极与第二NMOS管的栅极并接于第一采样节点，第一NMOS管的栅极与第四NMOS管的栅极并接于第二采样节点，与三值DPL缓冲/反相电路相比平均功耗节约可达72％。
文档编号H03K19/094GK101621295SQ20091010143
公开日2010年1月6日 申请日期2009年8月5日 优先权日2009年8月5日
发明者李昆鹏, 汪鹏君 申请人:宁波大学