专利名称：：一种单功率时钟钟控传输门三值绝热电路及t运算电路的制作方法
技术领域：
：本发明涉及一种三值钟控传输门绝热逻辑电路，尤其是涉及一种单功率时钟钟控传输门三值绝热电路及T运算电路。
背景技术：
：二值信号(0，1)在数字电路中被广泛应用，并且它是信息量最少的一种信号表示形式，为增强数字系统的信息处理能力，对多值逻辑电路的研究已成为其中重要的方向之一。多值逻辑电路由于每条布线信息量的增多，且输入输出引线数的减少，有效地提高了单线携带信息的能力和集成电路的信息密度，从而相应地提高了多值逻辑电路的时间和空间的利用率，并有效地降低了生产成本。但是，多值逻辑电路目前大多数都是采用二值元件来实现的，且其电路结构较之同类的二值逻辑电路复杂、功耗大。绝热电路突破了传统CMOS电路中能量传输模式的局限性，其利用电源中的电感和电路中的节点电容形成LC振荡回路，使得能量以磁能和电能的形式相互转化，有效地回收电路中的节点电容存储的电荷，克服了传统CMOS电路由电源一地一次性消耗带来的能量利用率低的不足，大大减小了能量损耗。其中，如JournalofSemiconductors(半导体学报)公开的文献《DesignofaDTCTGALCircuitandItsApplication》(《基于双功率时钟的DTCTGAL电路设计及其应用》)，作者WangPengjun、LiKunpeng、MeiFengna(汪鹏君、李昆鹏、梅凤娜)，其提出了一种利用双功率时钟技术实现多值绝热逻辑电路的设计方案，该设计方案有效提高了数字系统的集成度，并利用绝热电路能量恢复方法能够显著降低多值逻辑电路的功耗，但该设计方案随着时钟数的增多，将引起布线复杂度的增加，且该设计方案时钟能量的消耗也较大。
发明内容本发明所要解决的技术问题是提供一种能够显著降低电路的功耗，且布线复杂度低、时钟能量消耗低的单功率时钟钟控传输门三值绝热电路及T运算电路。本发明解决上述技术问题所采用的技术方案为一种单功率时钟钟控传输门三值绝热电路，其包括第一信号采样电路、第一互补信号采样电路、第一交叉存贮结构单元、第一NMOS晶体管和第二NMOS晶体管，所述的第一信号采样电路的信号输入端输入第一输入信号，所述的第一信号采样电路接入幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的第一信号采样电路对所述的第一输入信号进行采样，所述的第一信号采样电路的信号输出端输出所述的第一输入信号对应的采样值，所述的第一互补信号采样电路的信号输入端输入互补的第一输入信号，所述的第一互补信号采样电路接入幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的第一互补信号采样电路对所述的互补的第一输入信号进行采样，所述的第一互补信号采样电路的信号输出端输出所述的互补的第一输入信号对应的采样值，所述的第一交叉存贮结构单元具有第一输入端、第二输入端、第一输出端和第二输出端，所述的第一交叉存贮结构单元接入幅值电平对应逻辑2的功率时钟信号，所述的第一NMOS晶体管的栅极与所述的第一NMOS晶体管的漏极相连接，其公共连接端接入所述的第一信号采样电路的信号输出端输出的采样值，其公共连接端并与所述的第一交叉存贮结构单元的第一输入端相连接，所述的第一NMOS晶体管的源极与所述的第一交叉存贮结构单元的第一输出端相连接，所述的第二NMOS晶体管的栅极与所述的第二NMOS晶体管的漏极相连接，其公共连接端接入所述的第一互补信号采样电路的信号输出端输出的采样值，其公共连接端并与所述的第一交叉存贮结构单元的第二输入端相连接，所述的第二NMOS晶体管的源极与所述的第一交叉存贮结构单元的第二输出端相连接，所述的第一交叉存贮结构单元的第一输出端输出第一输出信号，所述的第一交叉存贮结构单元的第二输出端输出互补的第一输出信号。所述的第一信号采样电路主要由第三NMOS晶体管组成，所述的第三NMOS晶体管的源极作为所述的第一信号采样电路的信号输入端输入所述的第一输入信号，所述的第三NMOS晶体管的栅极接入所述的幅值电平对应逻辑2的钟控时钟信号，所述的第三NMOS晶体管的漏极作为所述的第一信号采样电路的信号输出端输出所述的第一输入信号对应的采样值，所述的第三NMOS晶体管的漏极分别与所述的第一NMOS晶体管的栅极与所述的第一NMOS晶体管的漏极的公共连接端及所述的第一交叉存贮结构单元的第一输入端相连接；所述的第一互补信号采样电路主要由第四NMOS晶体管组成，所述的第四NMOS晶体管的源极作为所述的第一互补信号采样电路的信号输入端输入所述的互补的第一输入信号，所述的第四NMOS晶体管的栅极接入所述的幅值电平对应逻辑2的钟控时钟信号，所述的第四NMOS晶体管的漏极作为所述的第一互补信号采样电路的信号输出端输出所述的互补的第一输入信号对应的采样值，所述的第四NMOS晶体管的漏极分别与所述的第二NMOS晶体管的栅极与所述的第二NMOS晶体管的漏极的公共连接端及所述的第一交叉存贮结构单元的第二输入端相连接。所述的第一交叉存贮结构单元主要由第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管、第一PMOS晶体管和第二PMOS晶体管组成，所述的第五NMOS晶体管的栅极作为所述的第一交叉存贮结构单元的第一输入端分别与所述的第一NMOS晶体管的栅极和所述的第一NMOS晶体管的漏极相连接，输入所述的第一信号采样电路的信号输出端输出的采样值，所述的第五NMOS晶体管的漏极和所述的第一PMOS晶体管的漏极相连接，其公共连接端接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第五NMOS晶体管的源极与所述的第一PMOS晶体管的源极相连接，其公共连接端作为所述的第一交叉存贮结构单元的第一输出端分别与所述的第一NMOS晶体管的源极和所述的第七NMOS晶体管的漏极相连接，并输出所述的第一输出信号，所述的第七NMOS晶体管的源极接电源地，所述的第七NMOS晶体管的栅极与所述的第一PMOS晶体管的栅极相连接，所述的第一PMOS晶体管的栅极与所述的第一交叉存贮结构单元的第二输出端相连接，所述的第六NMOS晶体管的栅极作为所述的第一交叉存贮结构单元的第二输入端分别与所述的第二NMOS晶体管的栅极和所述的第二NMOS晶体管的漏极相连接，输入所述的第一互补信号采样电路的信号输出端输出的采样值，所述的第六NMOS晶体管的漏极和所述的第二PMOS晶体管的漏极相连接，其公共连接端接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第六NMOS晶体管的源极与所述的第二PMOS晶体管的源极相连接，其公共连接端作为所述的第一交叉存贮结构单元的第二输出端分别与所述的第二NMOS晶体管的源极和所述的第八NMOS晶体管的漏极相连接，并输出所述的互补的第一输出信号，所述的第八NMOS晶体管的源极接电源地，所述的第八NMOS晶体管的栅极与所述的第二PMOS晶体管的栅极相连接，所述的第二PMOS晶体管的栅极与所述的第一交叉存贮结构单元的第一输出端相连接。所述的第一输入信号、所述的互补的第一输入信号、所述的第一输出信号及所述的互补的第一输出信号均为0、或1、或2，所述的第一输入信号为0时，所述的互补的第一输入信号为2，所述的第一输出信号为0，所述的互补的第一输出信号为2;所述的第一输入信号为1时，所述的互补的第一输入信号为1，所述的第一输出信号为1，所述的互补的第一输出信号为1；所述的第一输入信号为2时，所述的互补的第一输入信号为0，所述的第一输出信号为2，所述的互补的第一输出信号为0。一种单功率时钟钟控T运算电路，其主要由传输门三值绝热电路、三值绝热文字运算电路、第九NMOS晶体管、第十NMOS晶体管、第十一NMOS晶体管、第十二NMOS晶体管、第十三NMOS晶体管、第十四NMOS晶体管、第十五NMOS晶体管和第十六NMOS晶体管组成，所述的传输门三值绝热电路包括第一信号采样电路、第一互补信号采样电路、第一交叉存贮结构单元、第一NMOS晶体管和第二NMOS晶体管，所述的第一信号采样电路的信号输入端输入第一输入信号，所述的第一信号采样电路接入幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的第一信号采样电路对所述的第一输入信号进行采样，所述的第一信号采样电路的信号输出端输出所述的第一输入信号对应的采样值，所述的第一互补信号采样电路的信号输入端输入互补的第一输入信号，所述的第一互补信号采样电路接入幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的第一互补信号采样电路对所述的互补的第一输入信号进行采样，所述的第一互补信号采样电路的信号输出端输出所述的互补的第一输入信号对应的采样值，所述的第一交叉存贮结构单元具有第一输入端、第二输入端、第一输出端和第二输出端，所述的第一交叉存贮结构单元接入幅值电平对应逻辑2的功率时钟信号，所述的第一NMOS晶体管的栅极与所述的第一NMOS晶体管的漏极相连接，其公共连接端接入所述的第一信号采样电路的信号输出端输出的采样值，其公共连接端并与所述的第一交叉存贮结构单元的第一输入端相连接，所述的第一NMOS晶体管的源极与所述的第一交叉存贮结构单元的第一输出端相连接，所述的第二NMOS晶体管的栅极与所述的第二NMOS晶体管的漏极相连接，其公共连接端接入所述的第一互补信号采样电路的信号输出端输出的采样值，其公共连接端并与所述的第一交叉存贮结构单元的第二输入端相连接，所述的第二NMOS晶体管的源极与所述的第一交叉存贮结构单元的第二输出端相连接，所述的第一交叉存贮结构单元的第一输出端输出第一输出信号，所述的第一交叉存贮结构单元的第二输出端输出互补的第一输出信号；所述的三值绝热文字运算电路包括两个电路结构相同的第一文字运算电路单元和第二文字运算电路单元，所述的第一文字运算电路单元和所述的第二文字运算电路单元均主要由第二信号采样电路、第二互补信号采样电路和第二交叉存贮结构单元组成，所述的第二信号采样电路的信号输入端输入第二输入信号，所述的第二信号采样电路接入幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的第二信号采样电路对所述的第二输入信号进行采样，所述的第二信号采样电路的信号输出端输出所述的第二输入信号对应的采样值，所述的第二互补信号采样电路的信号输入端输入互补的第二输入信号，所述的第二互补信号采样电路接入幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的第二互补信号采样电路对所述的互补的第二输入信号进行采样，所述的第二互补信号采样电路的信号输出端输出所述的互补的第二输入信号对应的采样值，所述的第二交叉存贮结构单元具有第一输入端、第二输入端、第一输出端和第二输出端，所述的第二交叉存贮结构单元接入幅值电平对应逻辑2的功率时钟信号，所述的第二交叉存贮结构单元的第一输入端输入所述的第二信号采样电路的信号输出端输出的采样值，所述的第二交叉存贮结构单元的第二输入端输入所述的第二互补信号采样电路的信号输出端输出的采样值，所述的第一文字运算电路单元中的所述的第二交叉存贮结构单元的第一输出端为所述的第一文字运算电路单元的互补信号输出端，输出互补的第二输出信号，所述的第一文字运算电路单元中的所述的第二交叉存贮结构单元的第二输出端为所述的第一文字运算电路单元的信号输出端，输出第二输出信号，所述的第二文字运算电路单元中的所述的第二交叉存贮结构单元的第一输出端为所述的第二文字运算电路单元的信号输出端，输出第三输出信号，所述的第二文字运算电路单元中的所述的第二交叉存贮结构单元的第二输出端为所述的第二文字运算电路单元的互补信号输出端，输出互补的第三输出信号；所述的第九NMOS晶体管的漏极、所述的第十NMOS晶体管的漏极和所述的第十二NMOS晶体管的漏极相连接，其公共连接端与所述的第一NMOS晶体管的栅极与所述的第一NMOS晶体管的漏极的公共连接端相连接，所述的第九NMOS晶体管的栅极与所述的第一文字运算电路单元中的所述的第二交叉存贮结构单元的第二输出端相连接，接入所述的第一文字运算电路单元中的所述的第二交叉存贮结构单元的第二输出端输出的第二输出信号，所述的第十NMOS晶体管的源极与所述的第十一NMOS晶体管的漏极相连接，所述的第十NMOS晶体管的栅极与所述的第一文字运算电路单元中的所述的第二交叉存贮结构单元的第一输出端相连接，接入所述的第一文字运算电路单元中的所述的第二交叉存贮结构单元的第一输出端输出的互补的第二输出信号，所述的第十一NMOS晶体管的栅极与所述的第二文字运算电路单元中的所述的第二交叉存贮结构单元的第二输出端相连接，接入所述的第二文字运算电路单元中的所述的第二交叉存贮结构单元的第二输出端输出的互补的第三输出信号，所述的第十二NMOS晶体管的栅极与所述的第二文字运算电路单元中的所述的第二交叉存贮结构单元的第一输出端相连接，接入所述的第二文字运算电路单元中的所述的第二交叉存贮结构单元的第一输出端输出的第三输出信号，所述的第九NMOS晶体管的源极、所述的第十一NMOS晶体管的源极和所述的第十二NMOS晶体管的源极分别与所述的第一信号采样电路的信号输出端相连接；所述的第十三NMOS晶体管的漏极、所述的第十四NMOS晶体管的漏极和所述的第十六NMOS晶体管的漏极相连接，其公共连接端与所述的第二NMOS晶体管的栅极与所述的第二NMOS晶体管的漏极的公共连接端相连接，所述的第十三NMOS晶体管的栅极与所述的第一文字运算电路单元中的所述的第二交叉存贮结构单元的第二输出端相连接，接入所述的第一文字运算电路单元中的所述的第二交叉存贮结构单元的第二输出端输出的第二输出信号，所述的第十四NMOS晶体管的源极与所述的第十五NMOS晶体管的漏极相连接，所述的第十四NMOS晶体管的栅极与所述的第一文字运算电路单元中的所述的第二交叉存贮结构单元的第一输出端相连接，接入所述的第一文字运算电路单元中的所述的第二交叉存贮结构单元的第一输出端输出的互补的第二输出信号，所述的第十五NMOS晶体管的栅极与所述的第二文字运算电路单元中的所述的第二交叉存贮结构单元的第二输出端相连接，接入所述的第二文字运算电路单元中的所述的第二交叉存贮结构单元的第二输出端输出的互补的第三输出信号，所述的第十六NMOS晶体管的栅极与所述的第二文字运算电路单元中的所述的第二交叉存贮结构单元的第一输出端相连接，接入所述的第二文字运算电路单元中的所述的第二交叉存贮结构单元的第一输出端输出的第三输出信号，所述的第十三NMOS晶体管的源极、所述的第十五NMOS晶体管的源极和所述的第十六NMOS晶体管的源极分别与所述的第一互补信号采样电路的信号输出端相连接。所述的第一信号采样电路主要由三个第三NMOS晶体管组成，三个所述的第三NMOS晶体管的源极分别作为所述的第一信号采样电路的信号输入端输入所述的第一输入信号，三个所述的第三NMOS晶体管的栅极相连接，并接入所述的幅值电平对应逻辑2的钟控时钟信号，三个所述的第三NMOS晶体管的漏极分别作为所述的第一信号采样电路的信号输出端输出所述的第一输入信号对应的采样值，三个所述的第三NMOS晶体管的漏极分别与所述的第九NMOS晶体管的源极、所述的第十一NMOS晶体管的源极和所述的第十二NMOS晶体管的源极相连接；所述的第一互补信号采样电路主要由三个第四NMOS晶体管组成，三个所述的第四NMOS晶体管的源极分别作为所述的第一互补信号采样电路的信号输入端输入所述的互补的第一输入信号，三个所述的第四NMOS晶体管的栅极相连接，并接入所述的幅值电平对应逻辑2的钟控时钟信号，三个所述的第四NMOS晶体管的漏极分别作为所述的第一互补信号采样电路的信号输出端输出所述的互补的第一输入信号对应的采样值，三个所述的第四NMOS晶体管的漏极分别与所述的第十三NMOS晶体管的源极、所述的第十五NMOS晶体管的源极和所述的第十六NMOS晶体管的源极相连接。所述的第二信号采样电路主要由一个第十七NMOS晶体管组成，所述的第十七NMOS晶体管的源极作为所述的第二信号采样电路的信号输入端输入所述的第二输入信号，所述的第十七NMOS晶体管的栅极接入所述的幅值电平对应逻辑2的钟控时钟信号，所述的第十七NMOS晶体管的漏极作为所述的第二信号采样电路的信号输出端输出所述的第二输入信号对应的采样值，所述的第十七NMOS晶体管的漏极与所述的第二交叉存贮结构单元的第一输入端相连接；所述的第二互补信号采样电路主要由一个第十八NMOS晶体管组成，所述的第十八NMOS晶体管的源极作为所述的第二互补信号采样电路的信号输入端输入所述的互补的第二输入信号，所述的第十八NMOS晶体管的栅极接入所述的幅值电平对应逻辑2的钟控时钟信号，所述的第十八NMOS晶体管的漏极作为所述的第二互补信号采样电路的信号输出端输出所述的互补的第二输入信号对应的采样值，所述的第十八NMOS晶体管的漏极与所述的第二交叉存贮结构单元的第二输入端相连接。所述的第一交叉存贮结构单元主要由第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管、第一PMOS晶体管和第二PMOS晶体管组成，所述的第五NMOS晶体管的栅极作为所述的第一交叉存贮结构单元的第一输入端分别与所述的第一NMOS晶体管的栅极和所述的第一NMOS晶体管的漏极相连接，所述的第五NMOS晶体管的漏极和所述的第一PMOS晶体管的漏极相连接，其公共连接端接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第五NMOS晶体管的源极与所述的第一PMOS晶体管的源极相连接，其公共连接端作为所述的第一交叉存贮结构单元的第一输出端分别与所述的第一NMOS晶体管的源极和所述的第七NMOS晶体管的漏极相连接，并输出所述的第一输出信号，所述的第七NMOS晶体管的源极接电源地，所述的第七NMOS晶体管的栅极与所述的第一PMOS晶体管的栅极相连接，所述的第一PMOS晶体管的栅极与所述的第一交叉存贮结构单元的第二输出端相连接，所述的第六NMOS晶体管的栅极作为所述的第一交叉存贮结构单元的第二输入端分别与所述的第二NMOS晶体管的栅极和所述的第二NMOS晶体管的漏极相连接，所述的第六NMOS晶体管的漏极和所述的第二PMOS晶体管的漏极相连接，其公共连接端接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第六NMOS晶体管的源极与所述的第二PMOS晶体管的源极相连接，其公共连接端作为所述的第一交叉存贮结构单元的第二输出端分别与所述的第二NMOS晶体管的源极和所述的第八NMOS晶体管的漏极相连接，并输出所述的互补的第一输出信号，所述的第八NMOS晶体管的源极接电源地，所述的第八NMOS晶体管的栅极与所述的第二PMOS晶体管的栅极相连接，所述的第二PMOS晶体管的栅极与所述的第一交叉存贮结构单元的第一输出端相连接；所述的第二交叉存贮结构单元的电路结构与所述的第一交叉存贮结构单元的电路结构相同，所述的第二交叉存贮结构单元中的第五NMOS晶体管直接与所述的第二信号采样电路的信号输出端相连接，接入所述的第二信号采样电路的信号输出端输出的采样值，所述的第二交叉存贮结构单元中的第六NMOS晶体管直接与所述的第二互补信号采样电路的信号输出端相连接，接入所述的第二互补信号采样电路的信号输出端输出的采样值。与现有技术相比，本发明的优点在于采用了单功率时钟技术，将多值逻辑电路的高信息密度特性和绝热电路的低功耗特性相结合，利用了开关_信号代数系统进行三值绝热电路的设计，本发明的三值绝热电路的操作分为两级，第一级在钟控时钟的控制下通过钟控NMOS管对输入信号进行采样；第二级在单个功率时钟的工作节奏下，通过自举操作的NMOS管以及交叉存贮结构对负载充放电，并利用匪OS管栅漏并接技术使电路实现三值输入和输出，电路结构比门级电路更为简单、功耗更低，当工作频率为16.7MHz，在1.4μs时间内，本发明的传输门三值绝热电路比现有的DTCTGAL电路平均节省能耗约66.4%；比现有的三值DPL电路平均节省能耗约85.1%;在传输门三值绝热(TCTGAL)电路的基础上设计T运算电路，通过T运算电路可构建任意三值逻辑电路，从而可推动多值逻辑电路的发展。图Ia为本发明的单功率时钟钟控传输门三值绝热电路图；图Ib为图Ia所示的电路的符号；图2为本发明的单功率时钟钟控传输门三值绝热电路的模拟波形示意图；图3a为本发明的单功率时钟钟控T运算电路图；图3b为图3a所示的电路的符号；图3c为图3a中的钟控时钟信号和功率时钟信号的波形图；图4a为本发明的三值绝热文字运算电路图一；图4b为本发明的三值绝热文字运算电路图二；图4c为图4a和图4b中的钟控时钟信号和功率时钟信号的波形图5为本发明的T运算电路的模拟波形示意图；图6为本发明的传输门三值绝热电路与现有的三值DPL电路、DTCTGAL电路的瞬态能耗模拟波形比较示意图。具体实施例方式以下结合附图实施例对本发明作进一步详细描述。本发明利用开关-信号理论，在二值钟控传输门绝热逻辑(ClockedTransmissionGateAdiabaticLogic,CTGAL)电路的基础上，采用单功率时钟技术，提出一种新型的单功率时钟钟控传输门三值绝热逻辑(TernaryClockedTransmissionGateAdiabaticLogic,TCTGAL)电路，并实现三值绝热文字运算电路和T运算电路，最后通过PSPICE模拟验证本发明提出的T运算电路具有正确的逻辑功能和显著的低功耗特性。实施例一基于二值钟控传输门绝热逻辑电路的研究，本发明提出一种单功率时钟钟控传输门三值绝热电路，该传输门三值绝热电路分为两级操作第一级在幅值电平对应逻辑2的钟控时钟信号石控制下，利用钟控NMOS管完成对输入信号的采样；第二级在幅值电平对应逻辑2的功率时钟信号Φ的工作节奏下，利用采样值和交叉存贮结构单元完成对输出负载赋值和能量回收，且输出信号和互补的输出信号可有效消除悬空。其中，Φ与Φ相位差180°，幅值均为VDD，代表逻辑2，此外VDD/2代表逻辑1，接电源地代表逻辑0。本发明的传输门三值绝热电路如图Ia所示，其符号如图Ib所示，其包括第一信号采样电路1、第一互补信号采样电路2、第一交叉存贮结构单元3、第一NMOS晶体管Ml和第二NMOS晶体管M2，第一信号采样电路1的信号输入端输入第一输入信号inl，第一信号采样电路1接入幅值电平对应逻辑2的钟控时钟信号φ，幅值电平对应逻辑2的钟控时钟信号φ控制第一信号采样电路1对第一输入信号inl进行采样，第一信号采样电路1的信号输出端输出第一输入信号inl对应的采样值XI，第一互补信号采样电路2的信号输入端输入互补的第一输入信号inbl，第一互补信号采样电路2接入幅值电平对应逻辑2的钟控时钟信号Φ，幅值电平对应逻辑2的钟控时钟信号φ控制第一互补信号采样电路2对互补的第一输入信号inbl进行采样，第一互补信号采样电路2的信号输出端输出互补的第一输入信号inbl对应的采样值Y1，第一交叉存贮结构单元3具有第一输入端31、第二输入端32、第一输出端33和第二输出端34，第一交叉存贮结构单元3接入幅值电平对应逻辑2的功率时钟信号Φ，第一NMOS晶体管Ml的栅极与第一NMOS晶体管Ml的漏极相连接，其公共连接端接入第一输入信号inl对应的采样值XI，其公共连接端并与第一交叉存贮结构单元3的第一输入端31相连接，第一NMOS晶体管Ml的源极与第一交叉存贮结构单元3的第一输出端33相连接，第二NMOS晶体管M2的栅极与第二NMOS晶体管M2的漏极相连接，其公共连接端接入互补的第一输入信号inbl对应的采样值Y1，其公共连接端并与第一交叉存贮结构单元3的第二输入端32相连接，第二NMOS晶体管M2的源极与第一交叉存贮结构单元3的第二输出端34相连接，第一交叉存贮结构单元3的第一输出端33输出第一输出信号outl，第一交叉存贮结构单元3的第二输出端34输出互补的第一输出信号outbl，第一交叉存贮结构单元3的第一输出端33为该传输门三值绝热电路的信号输出端，第一交叉存贮结构单元3的第二输出端34为该传输门三值绝热电路的互补信号输出端。在此，第一NMOS晶体管Ml和第二NMOS晶体管M2均为栅漏并接的NMOS晶体管，这两个栅漏并接的NMOS晶体管主要起到降压限幅的作用，可使得输出信号的波形幅值控制在合理的范围之内。在此具体实施例中，第一信号采样电路1主要由一个第三NMOS晶体管M3组成，第三NMOS晶体管M3的源极作为第一信号采样电路1的信号输入端输入第一输入信号inl，第三NMOS晶体管M3的栅极接入幅值电平对应逻辑2的钟控时钟信号φ，第三NMOS晶体管Μ3的漏极作为第一信号采样电路1的信号输出端输出第一输入信号inl对应的采样值XI，第三NMOS晶体管M3的漏极分别与第一NMOS晶体管Ml的栅极与第一NMOS晶体管Ml的漏极的公共连接端及第一交叉存贮结构单元3的第一输入端31相连接；第一互补信号采样电路2主要由一个第四NMOS晶体管M4组成，第四NMOS晶体管M4的源极作为第一互补信号采样电路2的信号输入端输入互补的第一输入信号inbl，第四NMOS晶体管M4的栅极接入幅值电平对应逻辑2的钟控时钟信号φ，第四NMOS晶体管Μ4的漏极作为第一互补信号采样电路2的信号输出端输出互补的第一输入信号inbl对应的采样值Y1，第四NMOS晶体管M4的漏极分别与第二NMOS晶体管M2的栅极与第二NMOS晶体管M2的漏极的公共连接端及第一交叉存贮结构单元3的第二输入端32相连接。在此具体实施例中，第一交叉存贮结构单元3主要由第五NMOS晶体管M5、第六NMOS晶体管M6、第七NMOS晶体管M7、第八NMOS晶体管M8、第一PMOS晶体管Pl和第二PMOS晶体管P2组成，第五NMOS晶体管M5的栅极作为第一交叉存贮结构单元3的第一输入端31分别与第一NMOS晶体管Ml的栅极和第一NMOS晶体管Ml的漏极相连接，输入第一输入信号inl对应的采样值Xl，第五NMOS晶体管M5的漏极和第一PMOS晶体管Pl的漏极相连接，其公共连接端接入幅值电平对应逻辑2的功率时钟信号Φ，第五NMOS晶体管Μ5的源极与第一PMOS晶体管Pl的源极相连接，其公共连接端作为第一交叉存贮结构单元3的第一输出端33分别与第一NMOS晶体管Ml的源极和第七NMOS晶体管Μ7的漏极相连接，并输出第一输出信号outl，第七NMOS晶体管Μ7的源极接电源地GND，第七NMOS晶体管Μ7的栅极与第一PMOS晶体管Pl的栅极相连接，第一PMOS晶体管Pl的栅极与第一交叉存贮结构单元3的第二输出端34相连接，第六NMOS晶体管Μ6的栅极作为第一交叉存贮结构单元3的第二输入端32分别与第二NMOS晶体管Μ2的栅极和第二NMOS晶体管Μ2的漏极相连接，输入互补的第一输入信号inbl对应的采样值Yl，第六NMOS晶体管M6的漏极和第二PMOS晶体管P2的漏极相连接，其公共连接端接入幅值电平对应逻辑2的功率时钟信号Φ，第六NMOS晶体管Μ6的源极与第二PMOS晶体管Ρ2的源极相连接，其公共连接端作为第一交叉存贮结构单元3的第二输出端34分别与第二NMOS晶体管Μ2的源极和第八NMOS晶体管Μ8的漏极相连接，并输出互补的第一输出信号outbl，第八NMOS晶体管Μ8的源极接电源地GND，第八NMOS晶体管Μ8的栅极与第二PMOS晶体管Ρ2的栅极相连接，第二PMOS晶体管Ρ2的栅极与第一交叉存贮结构单元3的第一输出端33相连接。在此具体实施例中，第一输入信号inl、互补的第一输入信号inbl、第一输出信号outl及互补的第一输出信号outbl均为O、或1、或2，当第一输入信号inl为O时，互补的第一输入信号inbl为2，第一输出信号outl为0，互补的第一输出信号outbl为2；当第一输入信号inl为1时，互补的第一输入信号inbl为1，第一输出信号outl为1，互补的第一输出信号outbl为1；当第一输入信号inl为2时，互补的第一输入信号inbl为0，第一输出信号outl为2，互补的第一输出信号outbl为O。图2给出了该传输门三值绝热电路的模拟波形，其中钟控时钟信号为φ，功率时钟信号为Φ，第一输入信号inl分别为“2100220112...”。为分析该传输门三值绝热电路的工作特性，在此将一个时钟周期分为六个时间段，分别为T1,T2,...,T6。根据图2进行分析，其中T1-T3期间为传输门三值绝热电路的第一级操作，实现对第一输入信号inl和互补的第一输入信号inbl的采样，故可称为采样期，其中T1期间，当第一输入信号inl=2和互补的第一输入信号inbl=0时，信号输入端处的电平和钟控时钟信号Φ的电平升高，而互补信号输入端处的电平和功率时钟信号Φ的电平保持为低电平，因此，第三NMOS晶体管Μ3和第四NMOS晶体管Μ4均导通，输出采样值Xl的输出端的电平跟随信号输入端处的电平上升，输出采样值Yl的输出端的电平跟随互补信号输入端处的电平保持在零电平，由于栅漏并接的第一NMOS晶体管Ml在输出采样值Xl的输出端处电压高于第一NMOS晶体管Ml的阈值时有部分损耗，使得输出采样值Xl的输出端处的电压小于Vdd-Vtn(Vtn为第三NMOS晶体管Μ3的阈值电压)；当第一输入信号inl=1和互补的第一输入信号inbl=1时，输出采样值Xl的输出端和输出采样值Yl的输出端处的电平分别跟随第一输入信号inl和互补的第一输入信号inbl的变化并充电至VDD/2左右。由于功率时钟信号Φ为零电平，所以第一输出端处和第二输出端处的电平均保持在零电平不变。其中，为减小第一NMOS晶体管Ml上的电压损耗，可减小第一NMOS晶体管Ml阈值导通角。T2期间，传输门三值绝热电路保持第一输入信号的采样值和互补的第一输入信号的采样值。T3期间，钟控时钟信号Φ电平下降，这时第三NMOS晶体管Μ3和第四NMOS晶体管Μ4均截止，输出采样值Xl的输出端和输出采样值Yl的输出端处的电平基本保持不变。T4-T6期间为传输门三值绝热电路的第二级操作，输出跟随功率时钟信号Φ实现能量注入及能量恢复。其中T4期间为能量注入期(即逻辑赋值期)，钟控时钟信号Φ保持低电平，功率时钟信号Φ电平开始升高，此时第三NMOS晶体管Μ3和第四NMOS晶体管Μ4均截止，使得输出采样值Xl的输出端和输出采样值Yl的输出端均处于浮动状态。当第一输入信号inl=2和互补的第一输入信号inbl=0时，输出采样值Xl的输出端处为浮动高电平，第五NMOS晶体管M5导通，第一输出端处的电平跟随功率时钟信号Φ上升，且当功率时钟信号Φ电平超过第一PMOS晶体管PI的阈值电压IVtpI时，第一PMOS晶体管PI导通，从而使功率时钟信号Φ通过第五NMOS晶体管Μ5和第一PMOS晶体管Pl组成的互补传输门对第一输出端进行充电，此时若第一输出端处的电平超过第八NMOS晶体管Μ8的阈值时，第八NMOS晶体管Μ8导通，使第二输出端处的电平箝位于电源地(OV)；当第一输入信号inl=1和互补的第一输入信号inbl=1时，第五NMOS晶体管M5和第六NMOS晶体管M6导通，第一输出端处的电平和第二输出端处的电平跟随功率时钟信号Φ上升，由于此时第一输出端处的电平受到第一信号采样电路输出采样值Xl的输出端处的电平及第二输出端处的电平受到第一互补信号采样电路输出采样值Yl的输出端处的电平的制约，使得第一输出端处和第二输出端处的电平均为Vdd/2左右，M3，M4截止。T5期间为保持期，电路输出保持在一定值不变，并由于此时第三NMOS晶体管M3和第四NMOS晶体管M4均截止，故输出采样值Xl的输出端和输出采样值Yl的输出端处的电平保持原来的浮动状态。T6期间为能量恢复期，第一输出端处的电平通过第五NMOS晶体管M5和第一PMOS晶体管Pl组成的互补的传输门跟随功率时钟信号Φ下降到0V，电荷回收至功率时钟信号Φ。由于该传输门三值绝热电路为对称式结构，故第一输入信号inl=2和互补的第一输入信号inbl=O时与当第一输入信号inl=O和互补的第一输入信号inbl=2时的工作原理一致。在图2中为便于表示，V(inl)表示信号输入端处的电平，V(xl)表示输出第一输入信号对应的采样值的输出端处的电平，V(inbl)表示互补信号输入端处的电平，V(yl)表示输出互补的第一输入信号对应的采样值的输出端处的电平，V(outl)表示第一输出端处的电平，V(outbl)表示表示第二输出端处的电平。实施例二T运算作为多值逻辑运算算子，构成多值代数的完备系统(T算子代数)，为多值逻辑理论及应用的研究提供了一条新途径，并可利用T运算电路构建T运算网络实现任意的多值逻辑电路，因此本发明提出了一种新的单功率时钟钟控T运算电路。本发明提出的一种单功率时钟钟控T运算电路如图3a所示，其符号如图3b所示，其主要由实施例一所述的传输门三值绝热电路4、三值绝热文字运算电路(包括第一文字运算电路单元5及第二文字运算电路单元6，分别如图4a和图4b所示)、第九NMOS晶体管M9、第十NMOS晶体管M10、第^^一NMOS晶体管Mil、第十二NMOS晶体管M12、第十三NMOS晶体管M13、第十四NMOS晶体管M14、第十五NMOS晶体管M15和第十六NMOS晶体管M16组成。在此具体实施例中，三值绝热文字运算电路包括两个电路结构相同的第一文字运算电路单元5和第二文字运算电路单元6，分别如图4a和图4b所示。图4a所示的第一文字运算电路单元5主要由第二信号采样电路51、第二互补信号采样电路52和第二交叉存贮结构单元53组成，第二信号采样电路51的信号输入端输入第二输入信号in2，第二信号采样电路51接入幅值电平对应逻辑2的钟控时钟信号φ，幅值电平对应逻辑2的钟控时钟信号φ控制第二信号采样电路51对第二输入信号in2进行采样，第二信号采样电路51的信号输出端输出第二输入信号in2对应的采样值X2，第二互补信号采样电路52的信号输入端输入互补的第二输入信号inb2，第二互补信号采样电路52接入幅值电平对应逻辑2的钟控时钟信号Φ，幅值电平对应逻辑2的钟控时钟信号φ控制第二互补信号采样电路52对互补的第二输入信号进行采样，第二互补信号采样电路的信号输出端输出互补的第二输入信号inb2对应的采样值Y2，第二交叉存贮结构单元53具有第一输入端54、第二输入端55、第一输出端56和第二输出端57，第二交叉存贮结构单元53接入幅值电平对应逻辑2的功率时钟信号Φ，第二交叉存贮结构单元53的第一输入端54输入第二输入信号in2对应的采样值X2，第二交叉存贮结构单元53的第二输入端55输入互补的第二输入信号inb2对应的采样值Y2，第二交叉存贮结构单元53的第一输出端56为第一文字运算电路单元5的互补信号输出端，输出互补的第二输出信号，第二交叉存贮结构单元53的第二输出端57为第一文字运算电路单元5的信号输出端，输出第二输出信号V1。图4b给出了第二文字运算电路单元6的电路图，第二文字运算电路单元6中的第二交叉存贮结构单元63的第一输出端66为第二文字运算电路单元6的信号输出端，输出第三输出信号2x2，第二文字运算电路单元6中的第二交叉存贮结构单元63的第二输出端67为第二文字运算电路单元6的互补信号输出端，输出互补的第三输出信号。图4c给出了第一文字运算电路单元和第二文字运算电路单元中的钟控时钟信号与功率时钟信号的波形示意图。三值绝热文字运算电路的真值表如表1所示，其中，Y,V=VU2X2,符号“Π”和“U”分别表示取小运算和取大运算符号，如χηy=min(x，y)和χUy=max(χ,y)。表1三值绝热文字运算电路真值表<table>tableseeoriginaldocumentpage17</column></row><table>在此具体实施例中，第九NMOS晶体管Μ9的漏极、第十NMOS晶体管MlO的漏极和第十二NMOS晶体管Μ12的漏极相连接，其公共连接端与第一NMOS晶体管Ml的栅极与第一NMOS晶体管Ml的漏极的公共连接端相连接，第九NMOS晶体管Μ9的栅极与第一文字运算电路单元5中的第二交叉存贮结构单元53的第二输出端57相连接，接入第一文字运算电路单元5中的第二交叉存贮结构单元53的第二输出端57输出的第二输出信号V1，第十NMOS晶体管MlO的源极与第十一NMOS晶体管Mll的漏极相连接，第十NMOS晶体管MlO的栅极和第十一NMOS晶体管Mll的栅极分别与第一文字运算电路单元5中的第二交叉存贮结构单元53的第一输出端56及第二文字运算电路单元6中的第二交叉存贮结构单元63的第二输出端67相连接，分别接入第一文字运算电路单元5中的第二交叉存贮结构单元5的第一输出端56输出的互补的第二输出信号^及第二文字运算电路单元6中的第二交叉存贮结构单元63的第二输出端67输出的互补的第三输出信号^，第十二NMOS晶体管Μ12的栅极与第二文字运算电路单元6中的第二交叉存贮结构单元63的第一输出端66相连接，接入第二文字运算电路单元6中的第二交叉存贮结构单元63的第一输出端66输出的第三输出信号2x2，第九NMOS晶体管M9的源极、第十一NMOS晶体管Mll的源极和第十二NMOS晶体管M12的源极分别与第一信号采样电路1的信号输出端相连接；第十三NMOS晶体管M13的漏极、第十四NMOS晶体管M14的漏极和第十六NMOS晶体管M16的漏极相连接，其公共连接端与第二NMOS晶体管M2的栅极与第二NMOS晶体管M2的漏极的公共连接端相连接，第十三NMOS晶体管M13的栅极与第一文字运算电路单元5中的第二交叉存贮结构单元53的第二输出端57相连接，接入第一文字运算电路单元5中的第二交叉存贮结构单元53的第二输出端57输出的第二输出信号V1，第十四NMOS晶体管M14的源极与第十五NMOS晶体管M15的漏极相连接，第十四NMOS晶体管M14的栅极和第十五NMOS晶体管M15的栅极分别与第一文字运算电路单元5中的第二交叉存贮结构单元53的第一输出端56及第二文字运算电路单元6中的第二交叉存贮结构单元63的第二输出端67相连接，分别接入第一文字运算电路单元5中的第二交叉存贮结构单元53的第一输出端56输出的互补的第二输出信号及第二文字运算电路单元6中的第二交叉存贮结构单元63的第二输出端67输出的互补的第三输出信号第十六NMOS晶体管M16的栅极与另一个第二交叉存贮结构单元6的第一输出端66相连接，接入第二文字运算电路单元6中的第二交叉存贮结构单元63的第一输出端66输出的第三输出信号2x2，第十三NMOS晶体管M13的源极、第十五NMOS晶体管M15的源极和第十六NMOS晶体管M16的源极分别与第一互补信号采样电路2的信号输出端相连接。在此，由于功率时钟信号比钟控时钟信号延迟半个时钟周期，为保证钟控时钟信号与输入信号的相位一致，及保证功率时钟信号与输出信号的相位一致，因此在图3a所示的T运算电路中接入的钟控时钟信号用Φ表示，而接入的功率时钟信号则用φ表示，实际上Φ对于T运算电路而言是钟控时钟信号，而对于文字运算电路单元而言则是功率时钟信号，图3c给出了图3a中的钟控时钟信号和功率时钟信号的波形示意图。在此具体实施例中，第一信号采样电路1主要由三个第三NMOS晶体管M3组成，三个第三NMOS晶体管M3的源极分别作为第一信号采样电路1的三个信号输入端分别输入第一输入信号irvini;in2，三个第三NMOS晶体管M3的栅极相连接，并接入幅值电平对应逻辑2的钟控时钟信号，三个第三NMOS晶体管M3的漏极分别作为第一信号采样电路1的信号输出端输出三个第一输入信号irvin1in2各自对应的采样值，三个第三NMOS晶体管M3的漏极分别与第九NMOS晶体管M9的源极、第i^一NMOS晶体管Mll的源极和第十二NMOS晶体管M12的源极相连接；第一互补信号采样电路2主要由三个第四NMOS晶体管M4组成，三个第四NMOS晶体管M4的源极分别作为第一互补信号采样电路2的三个信号输入端分别输入互补的第一输入信号^，三个第四NMOS晶体管M4的栅极相连接，并接入幅值电平对应逻辑2的钟控时钟信号，三个第四NMOS晶体管M4的漏极分别作为第一互补信号采样电路2的信号输出端输出三个互补的第一输入信号^，^各自对应的采样值，三个第四NMOS晶体管M4的漏极分别与第十三NMOS晶体管M13的源极、第十五NMOS晶体管M15的源极和第十六NMOS晶体管M16的源极相连接。在此具体实施例中，以第一文字运算电路单元5为例，第一文字运算电路单元5中的第二信号采样电路主要由一个第十七NMOS晶体管M17组成，第十七NMOS晶体管M17的源极作为第二信号采样电路51的信号输入端输入第二输入信号in2，第十七NMOS晶体管M17的栅极接入幅值电平对应逻辑2的钟控时钟信号φ，第十七NMOS晶体管Μ17的漏极作为第二信号采样电路51的信号输出端输出第二输入信号in2对应的采样值Χ2，第十七NMOS晶体管M17的漏极与第二交叉存贮结构单元53的第一输入端54相连接；第二互补信号采样电路52主要由一个第十八NMOS晶体管M18组成，第十八NMOS晶体管M18的源极作为第二互补信号采样电路53的信号输入端输入互补的第二输入信号inb2，第十八NMOS晶体管M18的栅极接入幅值电平对应逻辑2的钟控时钟信号φ,第十八NMOS晶体管Μ18的漏极作为第二互补信号采样电路的信号输出端输出互补的第二输入信号inb2对应的采样值Υ2，第十八NMOS晶体管M18的漏极与第二交叉存贮结构单元53的第二输入端55相连接。在此具体实施例中，第一交叉存贮结构单元3的具体电路结构如实施例一所述，在此第一交叉存贮结构单元3的第一输出端为T运算电路的信号输出端输出输出信号，第一交叉存贮结构单元3的第二输出端为T运算电路的互补信号输出端输出互补的输出信号，第二交叉存贮结构单元53(以第一文字运算电路单元5中的第二交叉存贮结构单元53为例)的电路结构与第一交叉存贮结构单元3的电路结构相同，第二交叉存贮结构单元53中的第五NMOS晶体管M5直接与第二信号采样电路51的信号输出端相连接，接入第二信号采样电路51的信号输出端输出的第二输入信号in2对应的采样值X2，第二交叉存贮结构单元53中的第六NMOS晶体管M6直接与第二互补信号采样电路52的信号输出端相连接，接入第二互补信号采样电路52的信号输出端输出的互补的第二输入信号inb2对应的采样值Y2。为验证本发明的传输门三值绝热电路及T运算电路具有正确的逻辑功能和显著的低功耗特性，进行计算机模拟与分析。采用TSMC0.25ymCMOS工艺器件参数，取NMOS晶体管的宽长比为W/L=0.36μm/0.24μm,PMOS晶体管的宽长比W/L=0.72μm/0.24μm,逻辑值0，1，2所对应的电压值分别为ov，1.25V，2.5V。图5给出了三值绝热文字运算电路和T运算电路瞬态特性曲线，信号采样频率为16.7MHz，其中χ表示选通控制信号，V1为第一文字运算电路单元5的信号输出端输出的第二输出信号Λ2为第二文字运算电路单元6的信号输出端输出的第三输出信号，in0,ini;in2为T运算电路的输入信号，T为T运算电路的输出信号。若χ=0，则WxVx2输出分别为2，0，0，inQ被选通，T=inQ;若χ=1，则Wx1，、2输出分别为0，2，0，In1被选通，T=In1；若χ=2，则Wx1，2X2输出分别为0，0，2，in2被选通，T=in2，其中1V=门^，由此得出，选通控制信号χ=(0,1,2)分别对应选通第一输入信号(in0,ini;in2)，足以证明本发明的T运算电路具有正确的逻辑功能。图6给出了本发明的传输门三值绝热(TCTGAL)电路与JournalofSemiconductors(半导体学才艮)白勺〈〈DesignofaDTCTGALCircuitandItsApplication))(《DTCTGAL电路设计及其应用》)(作者WangPengjun、LiKunpeng、MeiFengna(汪鹏君、李昆鹏、梅凤効β))中公开的DTCTGAL(DoublePowerClockTernaryClockedTransmissionGateAdiabaticLogic)电路、浙江大学学报的《应用于多值逻辑的双传输管逻辑网络综合》(作者杭国强、任洪波)公开的三值DPL(DoublePass-transistorLogic)电路的瞬态能耗模拟波形图。其中，本发明的TCTGAL电路的瞬态能耗曲线呈波浪式缓慢上升，该曲线的上升部分反映向电路注入能量，下降部分表明由电源回收能量，曲线凹底的渐升现象反映电路的能耗；三值DPL电路的能耗随时间保持一直上升的状态。当工作频率为16.7MHz，在1.4μs时间内，本发明的TCTGAL电路比DTCTGAL电路平均节省能耗约66.4%；比三值DPL电路平均节省能耗约85.1%。权利要求一种单功率时钟钟控传输门三值绝热电路，其特征在于包括第一信号采样电路、第一互补信号采样电路、第一交叉存贮结构单元、第一NMOS晶体管和第二NMOS晶体管，所述的第一信号采样电路的信号输入端输入第一输入信号，所述的第一信号采样电路接入幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的第一信号采样电路对所述的第一输入信号进行采样，所述的第一信号采样电路的信号输出端输出所述的第一输入信号对应的采样值，所述的第一互补信号采样电路的信号输入端输入互补的第一输入信号，所述的第一互补信号采样电路接入幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的第一互补信号采样电路对所述的互补的第一输入信号进行采样，所述的第一互补信号采样电路的信号输出端输出所述的互补的第一输入信号对应的采样值，所述的第一交叉存贮结构单元具有第一输入端、第二输入端、第一输出端和第二输出端，所述的第一交叉存贮结构单元接入幅值电平对应逻辑2的功率时钟信号，所述的第一NMOS晶体管的栅极与所述的第一NMOS晶体管的漏极相连接，其公共连接端接入所述的第一信号采样电路的信号输出端输出的采样值，其公共连接端并与所述的第一交叉存贮结构单元的第一输入端相连接，所述的第一NMOS晶体管的源极与所述的第一交叉存贮结构单元的第一输出端相连接，所述的第二NMOS晶体管的栅极与所述的第二NMOS晶体管的漏极相连接，其公共连接端接入所述的第一互补信号采样电路的信号输出端输出的采样值，其公共连接端并与所述的第一交叉存贮结构单元的第二输入端相连接，所述的第二NMOS晶体管的源极与所述的第一交叉存贮结构单元的第二输出端相连接，所述的第一交叉存贮结构单元的第一输出端输出第一输出信号，所述的第一交叉存贮结构单元的第二输出端输出互补的第一输出信号。2.根据权利要求1所述的一种单功率时钟钟控传输门三值绝热电路，其特征在于所述的第一信号采样电路主要由第三NM0S晶体管组成，所述的第三NM0S晶体管的源极作为所述的第一信号采样电路的信号输入端输入所述的第一输入信号，所述的第三匪OS晶体管的栅极接入所述的幅值电平对应逻辑2的钟控时钟信号，所述的第三NM0S晶体管的漏极作为所述的第一信号采样电路的信号输出端输出所述的第一输入信号对应的采样值，所述的第三NM0S晶体管的漏极分别与所述的第一NM0S晶体管的栅极与所述的第一NM0S晶体管的漏极的公共连接端及所述的第一交叉存贮结构单元的第一输入端相连接；所述的第一互补信号采样电路主要由第四NM0S晶体管组成，所述的第四NM0S晶体管的源极作为所述的第一互补信号采样电路的信号输入端输入所述的互补的第一输入信号，所述的第四NM0S晶体管的栅极接入所述的幅值电平对应逻辑2的钟控时钟信号，所述的第四NM0S晶体管的漏极作为所述的第一互补信号采样电路的信号输出端输出所述的互补的第一输入信号对应的采样值，所述的第四NM0S晶体管的漏极分别与所述的第二NM0S晶体管的栅极与所述的第二NM0S晶体管的漏极的公共连接端及所述的第一交叉存贮结构单元的第二输入端相连接。3.根据权利要求1或2所述的一种单功率时钟钟控传输门三值绝热电路，其特征在于所述的第一交叉存贮结构单元主要由第五NM0S晶体管、第六NM0S晶体管、第七NM0S晶体管、第八NM0S晶体管、第一PM0S晶体管和第二PM0S晶体管组成，所述的第五NM0S晶体管的栅极作为所述的第一交叉存贮结构单元的第一输入端分别与所述的第一NM0S晶体管的栅极和所述的第一NM0S晶体管的漏极相连接，输入所述的第一信号采样电路的信号输出端输出的采样值，所述的第五NM0S晶体管的漏极和所述的第一PM0S晶体管的漏极相连接，其公共连接端接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第五NM0S晶体管的源极与所述的第一PM0S晶体管的源极相连接，其公共连接端作为所述的第一交叉存贮结构单元的第一输出端分别与所述的第一NM0S晶体管的源极和所述的第七NM0S晶体管的漏极相连接，并输出所述的第一输出信号，所述的第七NM0S晶体管的源极接电源地，所述的第七NM0S晶体管的栅极与所述的第一PM0S晶体管的栅极相连接，所述的第一PM0S晶体管的栅极与所述的第一交叉存贮结构单元的第二输出端相连接，所述的第六NM0S晶体管的栅极作为所述的第一交叉存贮结构单元的第二输入端分别与所述的第二NM0S晶体管的栅极和所述的第二NM0S晶体管的漏极相连接，输入所述的第一互补信号采样电路的信号输出端输出的采样值，所述的第六NM0S晶体管的漏极和所述的第二PM0S晶体管的漏极相连接，其公共连接端接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第六NM0S晶体管的源极与所述的第二PM0S晶体管的源极相连接，其公共连接端作为所述的第一交叉存贮结构单元的第二输出端分别与所述的第二NM0S晶体管的源极和所述的第八NM0S晶体管的漏极相连接，并输出所述的互补的第一输出信号，所述的第八NM0S晶体管的源极接电源地，所述的第八NM0S晶体管的栅极与所述的第二PM0S晶体管的栅极相连接，所述的第二PM0S晶体管的栅极与所述的第一交叉存贮结构单元的第一输出端相连接。4.根据权利要求3所述的一种单功率时钟钟控传输门三值绝热电路，其特征在于所述的第一输入信号、所述的互补的第一输入信号、所述的第一输出信号及所述的互补的第一输出信号均为0、或1、或2，所述的第一输入信号为0时，所述的互补的第一输入信号为2，所述的第一输出信号为0，所述的互补的第一输出信号为2;所述的第一输入信号为1时，所述的互补的第一输入信号为1，所述的第一输出信号为1，所述的互补的第一输出信号为1；所述的第一输入信号为2时，所述的互补的第一输入信号为0，所述的第一输出信号为2，所述的互补的第一输出信号为0。5.一种单功率时钟钟控T运算电路，其特征在于主要由传输门三值绝热电路、三值绝热文字运算电路、第九NM0S晶体管、第十NM0S晶体管、第十一NM0S晶体管、第十二NM0S晶体管、第十三NM0S晶体管、第十四NM0S晶体管、第十五NM0S晶体管和第十六NM0S晶体管组成，所述的传输门三值绝热电路包括第一信号采样电路、第一互补信号采样电路、第一交叉存贮结构单元、第一NM0S晶体管和第二NM0S晶体管，所述的第一信号采样电路的信号输入端输入第一输入信号，所述的第一信号采样电路接入幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的第一信号采样电路对所述的第一输入信号进行采样，所述的第一信号采样电路的信号输出端输出所述的第一输入信号对应的采样值，所述的第一互补信号采样电路的信号输入端输入互补的第一输入信号，所述的第一互补信号采样电路接入幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的第一互补信号采样电路对所述的互补的第一输入信号进行采样，所述的第一互补信号采样电路的信号输出端输出所述的互补的第一输入信号对应的采样值，所述的第一交叉存贮结构单元具有第一输入端、第二输入端、第一输出端和第二输出端，所述的第一交叉存贮结构单元接入幅值电平对应逻辑2的功率时钟信号，所述的第一NM0S晶体管的栅极与所述的第一NM0S晶体管的漏极相连接，其公共连接端接入所述的第一信号采样电路的信号输出端输出的采样值，其公共连接端并与所述的第一交叉存贮结构单元的第一输入端相连接，所述的第一NM0S晶体管的源极与所述的第一交叉存贮结构单元的第一输出端相连接，所述的第二NM0S晶体管的栅极与所述的第二NM0S晶体管的漏极相连接，其公共连接端接入所述的第一互补信号采样电路的信号输出端输出的采样值，其公共连接端并与所述的第一交叉存贮结构单元的第二输入端相连接，所述的第二NM0S晶体管的源极与所述的第一交叉存贮结构单元的第二输出端相连接，所述的第一交叉存贮结构单元的第一输出端输出第一输出信号，所述的第一交叉存贮结构单元的第二输出端输出互补的第一输出信号；所述的三值绝热文字运算电路包括两个电路结构相同的第一文字运算电路单元和第二文字运算电路单元，所述的第一文字运算电路单元和所述的第二文字运算电路单元均主要由第二信号采样电路、第二互补信号采样电路和第二交叉存贮结构单元组成，所述的第二信号采样电路的信号输入端输入第二输入信号，所述的第二信号采样电路接入幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的第二信号采样电路对所述的第二输入信号进行采样，所述的第二信号采样电路的信号输出端输出所述的第二输入信号对应的采样值，所述的第二互补信号采样电路的信号输入端输入互补的第二输入信号，所述的第二互补信号采样电路接入幅值电平对应逻辑2的钟控时钟信号，所述的幅值电平对应逻辑2的钟控时钟信号控制所述的第二互补信号采样电路对所述的互补的第二输入信号进行采样，所述的第二互补信号采样电路的信号输出端输出所述的互补的第二输入信号对应的采样值，所述的第二交叉存贮结构单元具有第一输入端、第二输入端、第一输出端和第二输出端，所述的第二交叉存贮结构单元接入幅值电平对应逻辑2的功率时钟信号，所述的第二交叉存贮结构单元的第一输入端输入所述的第二信号采样电路的信号输出端输出的采样值，所述的第二交叉存贮结构单元的第二输入端输入所述的第二互补信号采样电路的信号输出端输出的采样值，所述的第一文字运算电路单元中的所述的第二交叉存贮结构单元的第一输出端为所述的第一文字运算电路单元的互补信号输出端，输出互补的第二输出信号，所述的第一文字运算电路单元中的所述的第二交叉存贮结构单元的第二输出端为所述的第一文字运算电路单元的信号输出端，输出第二输出信号，所述的第二文字运算电路单元中的所述的第二交叉存贮结构单元的第一输出端为所述的第二文字运算电路单元的信号输出端，输出第三输出信号，所述的第二文字运算电路单元中的所述的第二交叉存贮结构单元的第二输出端为所述的第二文字运算电路单元的互补信号输出端，输出互补的第三输出信号；所述的第九NM0S晶体管的漏极、所述的第十NM0S晶体管的漏极和所述的第十二NM0S晶体管的漏极相连接，其公共连接端与所述的第一NM0S晶体管的栅极与所述的第一NM0S晶体管的漏极的公共连接端相连接，所述的第九NM0S晶体管的栅极与所述的第一文字运算电路单元中的所述的第二交叉存贮结构单元的第二输出端相连接，接入所述的第一文字运算电路单元中的所述的第二交叉存贮结构单元的第二输出端输出的第二输出信号，所述的第十NM0S晶体管的源极与所述的第十一NM0S晶体管的漏极相连接，所述的第十NM0S晶体管的栅极与所述的第一文字运算电路单元中的所述的第二交叉存贮结构单元的第一输出端相连接，接入所述的第一文字运算电路单元中的所述的第二交叉存贮结构单元的第一输出端输出的互补的第二输出信号，所述的第十一NM0S晶体管的栅极与所述的第二文字运算电路单元中的所述的第二交叉存贮结构单元的第二输出端相连接，接入所述的第二文字运算电路单元中的所述的第二交叉存贮结构单元的第二输出端输出的互补的第三输出信号，所述的第十二NM0S晶体管的栅极与所述的第二文字运算电路单元中的所述的第二交叉存贮结构单元的第一输出端相连接，接入所述的第二文字运算电路单元中的所述的第二交叉存贮结构单元的第一输出端输出的第三输出信号，所述的第九NM0S晶体管的源极、所述的第十一NM0S晶体管的源极和所述的第十二NM0S晶体管的源极分别与所述的第一信号采样电路的信号输出端相连接；所述的第十三NM0S晶体管的漏极、所述的第十四NM0S晶体管的漏极和所述的第十六NM0S晶体管的漏极相连接，其公共连接端与所述的第二NM0S晶体管的栅极与所述的第二NM0S晶体管的漏极的公共连接端相连接，所述的第十三NM0S晶体管的栅极与所述的第一文字运算电路单元中的所述的第二交叉存贮结构单元的第二输出端相连接，接入所述的第一文字运算电路单元中的所述的第二交叉存贮结构单元的第二输出端输出的第二输出信号，所述的第十四NM0S晶体管的源极与所述的第十五NM0S晶体管的漏极相连接，所述的第十四NM0S晶体管的栅极与所述的第一文字运算电路单元中的所述的第二交叉存贮结构单元的第一输出端相连接，接入所述的第一文字运算电路单元中的所述的第二交叉存贮结构单元的第一输出端输出的互补的第二输出信号，所述的第十五NM0S晶体管的栅极与所述的第二文字运算电路单元中的所述的第二交叉存贮结构单元的第二输出端相连接，接入所述的第二文字运算电路单元中的所述的第二交叉存贮结构单元的第二输出端输出的互补的第三输出信号，所述的第十六NM0S晶体管的栅极与所述的第二文字运算电路单元中的所述的第二交叉存贮结构单元的第一输出端相连接，接入所述的第二文字运算电路单元中的所述的第二交叉存贮结构单元的第一输出端输出的第三输出信号，所述的第十三NM0S晶体管的源极、所述的第十五NM0S晶体管的源极和所述的第十六NM0S晶体管的源极分别与所述的第一互补信号采样电路的信号输出端相连接。6.根据权利要求5所述的一种单功率时钟钟控T运算电路，其特征在于所述的第一信号采样电路主要由三个第三NM0S晶体管组成，三个所述的第三NM0S晶体管的源极分别作为所述的第一信号采样电路的信号输入端输入所述的第一输入信号，三个所述的第三NM0S晶体管的栅极相连接，并接入所述的幅值电平对应逻辑2的钟控时钟信号，三个所述的第三NM0S晶体管的漏极分别作为所述的第一信号采样电路的信号输出端输出所述的第一输入信号对应的采样值，三个所述的第三NM0S晶体管的漏极分别与所述的第九NM0S晶体管的源极、所述的第十一NM0S晶体管的源极和所述的第十二NM0S晶体管的源极相连接；所述的第一互补信号采样电路主要由三个第四NM0S晶体管组成，三个所述的第四NM0S晶体管的源极分别作为所述的第一互补信号采样电路的信号输入端输入所述的互补的第一输入信号，三个所述的第四NM0S晶体管的栅极相连接，并接入所述的幅值电平对应逻辑2的钟控时钟信号，三个所述的第四NM0S晶体管的漏极分别作为所述的第一互补信号采样电路的信号输出端输出所述的互补的第一输入信号对应的采样值，三个所述的第四NM0S晶体管的漏极分别与所述的第十三NM0S晶体管的源极、所述的第十五NM0S晶体管的源极和所述的第十六NM0S晶体管的源极相连接。7.根据权利要求5或6所述的一种单功率时钟钟控T运算电路，其特征在于所述的第二信号采样电路主要由一个第十七NM0S晶体管组成，所述的第十七NM0S晶体管的源极作为所述的第二信号采样电路的信号输入端输入所述的第二输入信号，所述的第十七NM0S晶体管的栅极接入所述的幅值电平对应逻辑2的钟控时钟信号，所述的第十七NM0S晶体管的漏极作为所述的第二信号采样电路的信号输出端输出所述的第二输入信号对应的采样值，所述的第十七NM0S晶体管的漏极与所述的第二交叉存贮结构单元的第一输入端相连接；所述的第二互补信号采样电路主要由一个第十八NM0S晶体管组成，所述的第十八NM0S晶体管的源极作为所述的第二互补信号采样电路的信号输入端输入所述的互补的第二输入信号，所述的第十八NM0S晶体管的栅极接入所述的幅值电平对应逻辑2的钟控时钟信号，所述的第十八NM0S晶体管的漏极作为所述的第二互补信号采样电路的信号输出端输出所述的互补的第二输入信号对应的采样值，所述的第十八NM0S晶体管的漏极与所述的第二交叉存贮结构单元的第二输入端相连接。8.根据权利要求7所述的一种单功率时钟钟控T运算电路，其特征在于所述的第一交叉存贮结构单元主要由第五NM0S晶体管、第六NM0S晶体管、第七NM0S晶体管、第八NM0S晶体管、第一PM0S晶体管和第二PM0S晶体管组成，所述的第五NM0S晶体管的栅极作为所述的第一交叉存贮结构单元的第一输入端分别与所述的第一NM0S晶体管的栅极和所述的第一NM0S晶体管的漏极相连接，所述的第五NM0S晶体管的漏极和所述的第一PM0S晶体管的漏极相连接，其公共连接端接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第五NM0S晶体管的源极与所述的第一PM0S晶体管的源极相连接，其公共连接端作为所述的第一交叉存贮结构单元的第一输出端分别与所述的第一NM0S晶体管的源极和所述的第七NM0S晶体管的漏极相连接，并输出所述的第一输出信号，所述的第七NM0S晶体管的源极接电源地，所述的第七NM0S晶体管的栅极与所述的第一PM0S晶体管的栅极相连接，所述的第一PM0S晶体管的栅极与所述的第一交叉存贮结构单元的第二输出端相连接，所述的第六NM0S晶体管的栅极作为所述的第一交叉存贮结构单元的第二输入端分别与所述的第二NM0S晶体管的栅极和所述的第二NM0S晶体管的漏极相连接，所述的第六NM0S晶体管的漏极和所述的第二PM0S晶体管的漏极相连接，其公共连接端接入所述的幅值电平对应逻辑2的功率时钟信号，所述的第六NM0S晶体管的源极与所述的第二PM0S晶体管的源极相连接，其公共连接端作为所述的第一交叉存贮结构单元的第二输出端分别与所述的第二NM0S晶体管的源极和所述的第八NM0S晶体管的漏极相连接，并输出所述的互补的第一输出信号，所述的第八NM0S晶体管的源极接电源地，所述的第八NM0S晶体管的栅极与所述的第二PM0S晶体管的栅极相连接，所述的第二PM0S晶体管的栅极与所述的第一交叉存贮结构单元的第一输出端相连接；所述的第二交叉存贮结构单元的电路结构与所述的第一交叉存贮结构单元的电路结构相同，所述的第二交叉存贮结构单元中的第五NM0S晶体管直接与所述的第二信号采样电路的信号输出端相连接，接入所述的第二信号采样电路的信号输出端输出的采样值，所述的第二交叉存贮结构单元中的第六NM0S晶体管直接与所述的第二互补信号采样电路的信号输出端相连接，接入所述的第二互补信号采样电路的信号输出端输出的采样值。全文摘要本发明公开了一种单功率时钟钟控传输门三值绝热电路及T运算电路，本绝热电路采用了单功率时钟技术，将多值逻辑电路的高信息密度特性和绝热电路的低功耗特性相结合，利用了开关-信号代数系统进行设计，其操作分为两级，第一级在钟控时钟的控制下通过钟控NMOS管对输入信号进行采样；第二级在单个功率时钟的工作节奏下，通过自举操作的NMOS管以及交叉存贮结构对负载充放电，并利用NMOS管栅漏并接技术使电路实现三值输入和输出，电路结构比门级电路更简单、功耗更低，当工作频率为16.7MHz，在1.4μs时间内，本三值绝热电路比DTCTGAL电路平均节省能耗约66.4％，比三值DPL电路平均节省能耗约85.1％；在本绝热电路的基础上设计T运算电路，通过T运算电路可构建任意三值逻辑电路。文档编号H03K19/017GK101834595SQ20101016513公开日2010年9月15日申请日期2010年5月4日优先权日2010年5月4日发明者汪鹏君,高虹申请人:宁波大学