专利名称：模拟数字转换器的测试系统与测试方法
技术领域：
本发明涉及一种模拟数字转换器的测试系统与方法，尤其涉及一种在N位元数字 模拟转换器至M位元模拟数字转换器的回绕测试架构下采用分段测试的测试系统与方法。
背景技术：
各种信号电路是现代集成电路中常见的构筑方块。譬如说，模拟数字转换器(ADC， Analog-to-Digital Converter) ^^Ι (DAC, Digital-to-Analog Converter) 等在数字信号与模拟信号间进行转换的信号电路就常被整合于同一芯片/集成电路中，其 用途涵盖模拟音像信号和/或模拟感测信号的提取与数字化，以及数字信号的模拟音像 输出和/或模拟驱动输出等等。
发明内容
由于模拟数字转换器已成为现代集成电路中普遍使用的构筑方块，如何测试其功 能也成为一个重要的课题。在一种实施例中，是以一数字模拟转换器搭配待测试的模拟数字转换器来建构出 一种回绕(loopback)测试架构。数字模拟转换器将测试数码(testcode)的数字输入转换 为模拟的测试信号，而待测试的模拟数字转换器则将此模拟测试信号转换为对应的数字输 出。根据测试数码数字输入分析比对模拟数字转换器的数字输出，就可了解模拟数字转换 器的功能表现。不过，在数字模拟转换器输出的峰值范围与模拟数字转换器的额定输入相等的情 形下实际实行上述实施例时，数字模拟转换器的解析度必须优于待测试的模拟数字转换 器。也就是说，在此种实施例中，若数字模拟转换器为一 N位元的数字模拟转换器(可将N 位元的数字输入转换为模拟输出)，且模拟数字转换器为一 M位元的模拟数字转换器(可将 模拟输入转换为M位元数字输出)，则N必须大于M才能明确地真实反应测试结果。在以此 种实施例进行测试时，即使模拟数字转换器的功能正常，但若N等于M或甚至小于M，数字输 入中某些数值相邻的测试数码就可能在回绕架构中被分别对应到数值不相邻的数字输出； 而这种情形的发生会被错误地解读为模拟数字转换器的数码遗失(missing code) 0因此， 在此种实施例的一个典型例子中，必须要以成本较高的12位元数字模拟转换器才能正确 测试10位元模拟数字转换器。相对地，本发明即是要提出一种成本低廉且实用的测试系统与方法来测试模拟数 字转换器的功能表现。本发明提供的一种测试系统，用来以回绕架构测试一模拟数字转换器，其包含有 一模拟信号电路，用来提供一模拟的基本测试信号；以及一分段电路，用来缩放该基本测试 信号的信号强度并叠加一分段直流电平以产生一对应的分段测试信号，使该测试系统得以 根据该模拟数字转换器对该分段测试信号的转换结果反映该模拟数字转换器的测试结果。在本发明测试系统的一实施例中，也是以回绕(loopback)架构测试模拟数字转换器。除了待测试的模拟数字转换器之外，此回绕架构中包括一分段电路及一搭配的数字 模拟转换器。数字模拟转换器可视为一模拟信号电路，用来将测试数码数字输入转换为一 模拟的基本测试信号。分段(segmentation)电路则用来缩放(scale)基本测试信号的信 号强度并叠加一分段直流电平以产生一对应的分段测试信号，使本发明测试系统得以根据 模拟数字转换器对分段测试信号的转换结果反映对模拟数字转换器的测试结果。在本发明的一实施例中，本发明分段电路是依据一缩放比率1/L缩放基本测试信 号的峰值范围，以使基本测试信号在缩放后的峰值范围小于缩放前的峰值范围；另外，分 段电路还可依序将多个不同的分段直流电平叠加至缩放后的基本测试信号，以分别提供多 个对应的分段测试信号，并使至少两个分段测试信号所分别对应的信号摆动范围有部分重 叠。等效上，分段电路的运行可增进基本测试信号的解析度，使本发明可顺利无误地达到测 试的目的。
更明确地说，假设本发明分段电路要依序提供K个(K为大于1的定值常数)分段 测试信号，分段电路缩放基本测试信号的缩放比率1/L就可由K值决定。在缩放基本测试 信号之余，分段电路还会将K个相异的分段直流电平分别叠加于缩放后的基本测试信号， 以形成K个分段测试信号。缩放比率与分段直流电平的设定会使这K个分段测试信号的摆 动范围相异但两两之间有部分重叠，且所有分段测试信号的摆动范围可联集涵盖基本测试 信号在缩放前的峰值范围。举例来说，在解析度允许的情形下，本发明可利用10位元数字 模拟转换器搭配两分段(K = 2)或三分段(K = 3)的分段电路来测试10位元的模拟数字 转换器。在本发明的一实施例中，本发明分段电路中设有一缩放电阻网络、一电平调整电 阻网络以及一运算放大器。缩放电阻网络中包括有两个电阻，以根据这两电阻设定前述的 缩放比率。电平调整电阻网络中则包括有一可变电阻，以根据可变电阻的值调整分段直流 电平。运算放大器则具有两输入端，分别耦接于缩放电阻网络与电平调整电阻网络，使运算 放大器得以输出分段测试信号。其中，缩放电阻网络与运算放大器的组合可视为一缩放电 路，耦接于该模拟信号电路，用来缩放数字模拟转换器所提供的基本测试信号。电平调整电 阻网络与运算放大器的组合则可视为一电平叠加电路，耦接于该缩放电路与该模拟数字转 换器之间，用来将分段直流电平叠加至缩放后的基本测试信号以产生各分段测试信号。本发明的又一目的是提供一种运用前述回绕架构测试模拟数字转换器的方法。其 用来以回绕架构测试一模拟数字转换器；该方法包含有提供一模拟的基本测试信号；缩 放该基本测试信号的信号强度并叠加一分段直流电平以产生一对应的分段测试信号；以及 根据该模拟数字转换器对该分段测试信号的转换结果反映该模拟数字转换器的测试结果。 本发明是以低成本的分段技术配合数字模拟转换器与模拟数字转换器形成回绕架构来测 试模拟数字转换器，不仅可以避免解析度配置不当所导致的测试结果误报，也不需使用高 成本的高位元数字模拟转换器来进行测试，故本发明可兼顾测试的成本与正确性。为了能更进一步了解本发明特征及技术内容，请参阅以下有关本发明的详细说明 与附图，然而附图仅提供参考与说明，并非用来对本发明加以限制。
图1与图2示意的是回绕架构的一种实施例。
图3示意的是本发明的测试系统与其运行原理。图4推广图3中分段电路的运行情形。图5示意的是图3中分段电路的实施例。图6为本发明测试系统运行流程的一种实施例。上述附图中的附图标记说明如下10、10，、30数字模拟转换器 12、32模拟数字转换器20测试系统22缩放电阻网络24电平调整电阻网络 36分段电路38合成分析电路600流程602-616 步骤C 电容Vcc工作电压GND地端电压DiO、Di数字输入DiO (n) -DiO (n_l)、Di (n_2) -Di (η)测试数码AtO测试信号At基本测试信号As、As (1) -As ⑵、As (1) -As (k_l) /As (k) -As ⑷分段测试信号DoO、Do、Do (I)-Do (2)数字输出LoO (n-2) -LoO (η)、Lo (n_2) -Lo (η)量化阶层Dr合成输出App、App/L、App/L(l)-App/L(K)峰值范围overlap 部分重叠OP运算放大器Ra、Rb、Rs、Rv、Req 电阻SL(l)-SL(k-l)/SL(k) -SL(K)直流电平N1-N3 节点
具体实施例方式请参考图1与图2 ；这两图示意的是数字模拟转换器与模拟数字转换器形成回绕架构用以测试模拟数字转换器的一种实施例。在图1中，是以相同位元数的数字模拟转换 器10来测试模拟数字转换器12。在数字模拟转换器中，其数字输入的位元数可用来代表数 字模拟转换器的特性之一。譬如说，10位元数字模拟转换器能将10位元数字输入转换为对 应的模拟输出；换句话说，模拟输出中可以有1024(即2的10次方)种不同的信号强度变 化。同理，对模拟数字转换器来说，其数字输出的位元数也可代表模拟数字转换器的特性之 一。举例来说，10位元模拟数字转换器能根据1024个量化阶层将模拟输入的信号强度量化 /转换为对应的10位元数字输出。在图1中，即是以相同位元数的数字模拟转换器10与模 拟数字转换器12来形成回绕架构；为方便讨论，以下假设数字模拟转换器10与模拟数字转 换器12均为10位元，且数字模拟转换器10输出的峰值范围等于模拟数字转换器12的额 定输入范围。在以图1的回绕架构进行测试时，会在数字输入DiO中以周期性连续递变的测试数码馈入至数字模拟转换器10。譬如说，配合10位元的数字模拟转换器10，数字输入DiO 中的测试数码会周期性地从0、1、2···递增至1023再从1023、1022···递减至0，周而复始。就 如图1中示意的波形时序，数字输DiO的波形(其横轴为时间，图示中标示为t;纵轴为数字 数值，图示中标示为“value”)会因为周期性递变的测试数码而呈现阶梯状的周期性升降。接收数字输入DiO后，数字模拟转换器10会将其转换为对应的模拟测试信号 AtO。图1中也示意了测试信号AtO的波形，其横轴为时间，纵轴为模拟信号的信号强度 (amplitude，图不中标不为amp) 0在图1的回绕架构下，数字模拟转换器10所提供的模拟测试信号AtO会直接传输 至模拟数字转换器12，由模拟数字转换器12将其转换为对应的数字输出DoO。分析数字输 入DoO，就可测试模拟数字转换器12的转换功能表现是否符合预期。不过，由于图1实施例是以相同位元数的数字模拟转换器与模拟数字转换器来形 成回绕架构，故在进行测试时，即使模拟数字转换器的功能正常，但数字输入中某些数值相 邻的测试数码还是会在回绕架构中被分别对应到数值不相邻的数字输出；这种情形的发生 会被错误地解读为模拟数字转换器的数码遗失(missing code) 0就如图1中所示，由于数字模拟与模拟数字的转换位元数相同，当数字输入DiO 中的两个数值相邻的测试数码DiO (n-1)与DiO (η)被转换为模拟测试信号AtO后，模拟 数字转换器12也会依照相邻的量化阶层LoO (η-1)与LoO (η)来将测试信号AtO量化 (quantize) 0不过，在量化时，由于噪声或电路运行中的微细误差，测试数码DiO (n_l)有可 能被对应至量化阶层LoO (n-2)或LoO (n-1)；同理，测试数码DiO (η)则有可能被对应至量 化阶层LoO(n)或更高的量化阶层。而这种不确定性就会导致测试结果的误判。譬如说， 若测试数码DiO (n-1)被对应至量化阶层LoO (n-2)而测试数码DiO (η)被对应至量化阶层 LoO (η)，则模拟数字转换器12的数字输出DoO中就不会出现量化阶层LoO (η_1)的数值。 由于数字输入DiO是连续递变的，若数字输出DoO中遗失了量化阶层LoO (n-1)的数值，就 会被解读为模拟数字转换器12发生了数码遗失。不过，这其实不是因为模拟数字转换器 12的功能失常，而是因为回绕架构解析度配置不当，反而使测试结果无法明确地真正反映 模拟数字转换器12的运行情形。因此，要以图1中的回绕架构来正确地进行测试，数字模拟转换器10的解析度应 该要高于模拟数字转换器12的解析度。关于此种实施例，请参考图2。在图2的回绕测试 架构中，是改以一个位元数较高的数字模拟转换器10’来测试一个位元数较低的模拟数字 转换器12。譬如说，可用一个12位元数字模拟转换器10’来和10位元模拟数字转换器12 形成回绕测试架构。在进行测试时，配合12位元数字模拟转换器10’，数字输入DiO中的测试数码会周期性地从0、1…递增至4095，再由4095、4094等依序递减至0。数字模拟转换器10，会将 此数字输入DiO转换为模拟的测试信号AtO，再由模拟数字转换器12将其转换为数字输出 DoO0就如图2中的波形时序所示意的，由于数字输入DiO中的位元数较高，相邻测试数码 DiO (n-1)与DiO(n)之间的差异会小于相邻量化阶层LoO (n_l)与LoO (η)间的差异，这样就 能确定使模拟数字转换器12中的每一个量化阶层都至少有一个测试数码与其对应。事实 上，每个量化阶层应该都有多个测试数码与其对应，噪声等因素可能会使某一量化阶层对 应的测试数码较多或较少，譬如说，量化阶层LoO (η)可能有5个相邻的测试数码与其对应，量化阶层LoO(n-l)可能有3个对应的相邻测试数码。然而，每一量化阶层还是都至少有一 个测试数码与其对应，以避免解析度的错误搭配所导致的数码遗失误判，也使测试结果能 明确地反映模拟数字转换器12的运行情形。不过，由于图2中实施例需以较高位元数的数字模拟转换器来形成回绕测试架 构，故其成本较高，占用的布局面积、功率消耗与系统资源也都比较多，不利于实施。为克服图1与图2实施例的缺点，本发明将以分段测试技术来改进回绕测试架构。 请参考图3 ；图3示意的就是本发明测试系统的一实施例20。一般来说，用来进行信号处理 的芯片/集成电路中都会整合有数字模拟转换器与模拟数字转换器，本发明即可利用数字 模拟转换器与模拟数字转换器形成回绕架构以测试模拟数字转换器。在本发明测试系统20 中，就是以一数字模拟转换器30、一模拟数字转换器32以及耦接于两者之间的分段电路36 来形成一回绕测试架构。在进行测试时，数字模拟转换器30可视为一模拟信号电路，用来将测试数码形成 的数字输入Di转换为一模拟的基本测试信号At。分段电路36则用来缩放(scale)基本 测试信号At的信号强度并叠加分段直流电平于其上，以 产生对应的模拟分段测试信号As。 根据模拟数字转换器32对分段测试信号As的转换结果，本发明测试系统20就可以反映对 模拟数字转换器32的测试结果。在图3中，即是以位元数相同的例子来说明本发明测试系统20的运行情形，譬如 说是以10位元数字模拟转换器30来测试同样是10位元的模拟数字转换器32。为方便讨 论，以下假设数字模拟转换器30输出的峰值范围等于模拟数字转换器32的额定输入范围。就如图3中的波形时序所示，当在进行测试时，为配合10位元数字模拟转换器30， 可在数字输入Di中以0到1023间周期性连续递变(递增/递减)的测试数码输入至数 字模拟转换器30 ；而数字模拟转换器30就会将此数字输入Di转换为模拟的基本测试信号 At，其峰值范围(信号最高点至最低点间的强度差异)可标示为App。基本测试信号At会被传输至分段电路36中。分段电路36将依据一缩放比率1/ L缩放基本测试信号At的峰值范围，以使基本测试信号At在缩放后的峰值范围App/L小于 缩放前的峰值范围App ；另外，分段电路36还可依序将多个(图3中以两个作为代表)不同 的分段直流电平叠加至缩放后的基本测试信号At，以分别提供对应的分段测试信号As(I) 及As (2)，并使分段测试信号As (1)与As (2)所分别对应的信号摆动范围有部分重叠(图3 中标示为overlap)，也使两摆动范围的并集能涵盖基本测试信号At原本的峰值范围App， 就如图3中的波形时序所示。模拟分段测试信号As(I)及As(2)可视为一分段测试信号As的不同部分。模拟数 字转换电路32接收分段测试信号As(I)与As(2)后，可将其转换为对应的数字输出Do(I) 及Do (2)(两者也可视为一数字输出Do的不同部分)。经由一合成分析电路38的运行，数 字输出Do(I)及Do (2)可被重新组合成一个数字的合成输出Dr。根据此合成输出Dr，就可 分析/判断/测试模拟数字转换器32的功能运行情形。其中，部分重叠overlap的设计就 是为了方便合成分析电路38能将数字输出Do(I)及Do(2)合成为合成输出Dr。由于分段 测试信号As(I)与As (2)的信号摆动范围有部分重叠，故数字输出Do(I)与Do (2)中也会 有数值相同的数码。而合成分析电路38就可根据这些数值相同的数码将数字输出Do(I) 与Do (2)组合起来成为数字的合成输出Dr。
由图3的各个波形时序图可进一步了解本发明运行的原理。在数字输入Di中，相 邻的各个测试数码Di (n-2)至Di (η)会被转换为基本测试信号At中的不同模拟信号强度； 这些信号强度间的差异会经由分段电路36的运行而被缩放为1/L并反映于分段测试信号 As(I)与As⑵中，因为分段电路36会以1/L的缩放比率而将基本测试信号At缩放为分 段测试信号As (1)与As (2)。这样一来，即使模拟数字转换器32的量化阶层解析度(譬如 说是量化阶层Lo(n-l)与Lo (η)间的差异)和数字输入Di的解析度(譬如说是测试数码 Di(n-l)与Di (η)间的差异)相同，当模拟数字转换器32在将分段测试信号As (1)与As (2) 转换为数字输出Do(I)与Do(2)时，一个量化阶层仍然会至少有一个测试数码与其对应，其 效果就类似于图2中的例子。换句话说，分段电路36的缩放分段运行等效上就是在增进基 本测试信号At的解析度；即使数字模拟转换器30与模拟数字转换器32的位元数相同，本 发明仍可避免在回绕测试架构下误报数码遗失，顺利无误地达到测试的目的。本发明分段电路36的运行情形可推广如图4所示。在以N位元数字模拟转换器 30搭配M位元的模拟数字转换器32的回绕架构下，分段电路36可依据数字模拟转换器30 所提供的基本测试信号At依序提供K个(K为大于1的定值常数)分段测试信号As⑴至 As(K)0针对第k个(k等于1到K)分段测试信号As (k)，分段电路36是以一缩放比率1/ L(k)来缩放基本测试信号At，并将K个相异的分段直流电平(可由直流电平SL⑴至SL(K) 来示意)分别叠加于缩放后的基本测试信号，以形成这K个分段测试信号As (1)至As (K)。 譬如说，若基本测试信号At的峰值范围为App，则分段测试信号As (k)的峰值范围则会因为 分段电路36的缩放而改变为App/L(k)；另外，直流电平SL(k)则将分段测试信号As (k)的 信号摆动范围平移，使分段测试信号As (k)的信号摆动范围可由SL(k)至SL(k)+App/L(k) 的这个范围来加以定义。由于两分段测试信号As (k-Ι)与As(k)所对应的直流电平SL(k-l) 与SL(k)是相异的，各分段测试信号As (k-1)与As(k)的摆动范围也是相异的。在设定上述的分段电路时，缩放比率1/L(k)与各直流电平SL(k)的数值设计会使 任两个相邻分段测试信号As (k-Ι)与As(k)的摆动范围有部分重叠，且所有分段测试信号 As(I)至As (K)的摆动范围可并集涵盖基本测试信号在缩放前的摆动范围。要强调的是，缩 放比率1/L(k)可以是随k改变的，也就是说，不同分段测试信号As (k)所对应的缩放比率 1/L(k)可以相异的，且缩放比率1/L(k)可以大于1或小于1。延续图3/图4的实施例，请参考图5，其所示意的是本发明分段电路36的一种实 施例。分段电路36运行于直流工作电压Vcc与地端电压GND之间，其内设有一缩放电阻网 络22、一电平调整电阻网络24以及一运算放大器0P。缩放电阻网络22中包括有两个电阻 Ra与Rs ；电阻Ra的一端耦接于节点W，另一端则用来接收模拟的基本测试信号At，电阻Rs 则耦接于节点W与N2之间。运算放大器OP有两输入端(图5中分别标示为“ + ”与“_”)， 并在节点N2有一输出端，分段电路36产生的分段测试信号As (k)即可由此输出。电平调 整电阻网络24中则包括有电阻Req、Rb、Rv与一电容C ；电阻Req的一端耦接于运算放大器 OP的一个输入端，另一端则耦接于节点N3。电阻Rb耦接于工作电压Vcc与节点N3之间， 电阻Rv与电容C则耦接于节点N3与地端电压GND之间。在分段电路36中，缩放电阻网络22与运算放大器OP的组合可视为一缩放电路， 用来缩放基本测试信号At ；电平调整电阻网络24与运算放大器OP的组合则可视为一电平 叠加电路，用来将分段直流电平叠加至缩放后的基本测试信号以分别产生各分段测试信号As (k)。其中，电阻Ra与Rs的阻值可设定前述的缩放比率1/L ；事实上，电阻Ra与Rs的阻 值比率可决定缩放比率1/L。因此，电阻Rs可以是一个可变电阻，改变其阻值就能调整缩放 比率1/L。另一方面，在电平调整电阻网络24中，电阻Rv可以是一可变电阻；依序改变电 阻Rv的阻值，就可以调整各分段测试信号As (k)的分段直流电平，将各分段测试信号As (k) 的信号摆动范围平移至适当的位置。要强调的是，图5仅为本发明分段电路36的一种实施 例，其他各种具有相同功能的等效电路都可用来实现本发明分段电路36。延续本发明于图3/图4的实施例，本发明测试系统20进行测试的情形也可由图 6中的流程600来说明。流程600中有下列步骤步骤602 开始以本发明测试系统20进行测试。步骤604 以测试数码作为数字输入馈入至数字模拟转换器30中，由数字模拟转 换器30转换产生对应的模拟基本测试信号At。步骤606 由分段电路36缩放基本测试信号At，并将一对应的分段直流电平叠加 于其上，以产生一对应的分段测试信号As (k)。就如前面讨论过的，分段电路36可根据分段 测试信号的总数K来设定缩放比率1/L与各个分段直流电平。步骤608 接收分段测试信号As(k)后，模拟数字转换器32便可将其转换为一对 应的数字输出DO (k)。步骤610 判断是否已经对所有K个分段测试信号完成处理。若否，则可进行至步 骤612 ；若是，则可进行至步骤614。步骤612 更新k之值，继续回到步骤606及608以针对次一个分段测试信号取得 对应的数字输出。步骤614 由合成分析电路38收集所有K个数字输出Do(K)以组合出合成输出Dr， 并据此来分析模拟数字转换器32的功能表现。步骤616:结束测试。在流程600及图3的实施例中，合成分析电路38泛指各种用来进行合成与测试结 果分析的装置/电路/工具的组合。譬如说，本发明测试系统20中的模拟数字转换器32 可直接将各个数字输出Do (k)输出至芯片/集成电路之外，由外接的电脑系统来进行数字 输出的合成与分析；在此情形下，合成分析电路38就由此外接电脑系统来实现。或者，合成 分析电路38的部分功能是以芯片/集成电路内置的电路来实现，其他的功能则由外接的装 置(像是电脑系统或是另一个芯片)来实现。另外，合成分析电路38也可以和测试系统20 一起整合于一芯片/集成电路中。总结来说，本发明是以低成本的分段技术配合数字模拟转换器与模拟数字转换器 形成回绕架构来测试模拟数字转换器，不仅可以避免解析度配置不当所导致的测试结果误 报，也不需使用高成本的高位元数字模拟转换器来进行测试，故本发明可兼顾测试的成本 与正确性。综上所述，虽然本发明已以较佳实施例揭示如上，然而其并非用以限定本发明，任 何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本 发明的保护范围当视所附的权利要求所界定的范围为准。
权利要求
一种测试系统，用来以回绕架构测试一模拟数字转换器，其包含有一模拟信号电路，用来提供一模拟的基本测试信号；以及一分段电路，用来缩放该基本测试信号的信号强度并叠加一分段直流电平以产生一对应的分段测试信号，使该测试系统得以根据该模拟数字转换器对该分段测试信号的转换结果反映该模拟数字转换器的测试结果。
2.如权利要求1的测试系统，其中该模拟信号电路为一数字模拟转换器，其将一数字 输入转换为该模拟的基本测试信号。
3.如权利要求1的测试系统，其中该分段电路依序将多个不同的分段直流电平叠加至 缩放后的基本测试信号以分别提供多个对应的分段测试信号，使该测试系统得以根据该模 拟数字转换器对所述多个分段测试信号的转换结果反映该模拟数字转换器的测试结果。
4.如权利要求3的测试系统，其中，当该分段电路提供所述多个分段测试信号时，使至 少两个分段测试信号的摆动范围有部分重叠。
5.如权利要求1的测试系统，其中，该分段电路包含有一缩放电路，耦接于该模拟信号电路，用来缩放该模拟信号电路所提供的基本测试信 号；以及一电平叠加电路，耦接于该缩放电路与该模拟数字转换器之间，用来将该分段直流电 平叠加至缩放后的基本测试信号以产生该分段测试信号。
6.如权利要求1的测试系统，其中，该分段电路包含有一缩放电阻网络，其包含有两个电阻；而该分段电路根据该两电阻决定一缩放比率，使 该分段电路得以依据该缩放比率缩放该基本测试信号；一电平调整电阻网络，其包含有一可变电阻，该电平调整电阻网络根据该可变电阻的 值调整该分段直流电平；一运算放大器，其具有两输入端，分别耦接于该缩放电阻网络与该电平调整电阻网络， 使该运算放大器得以输出该分段测试信号。
7.—种测试方法，用来以回绕架构测试一模拟数字转换器；该方法包含有提供一模拟的基本测试信号；缩放该基本测试信号的信号强度并叠加一分段直流电平以产生一对应的分段测试信 号；以及根据该模拟数字转换器对该分段测试信号的转换结果反映该模拟数字转换器的测试结果。
8.如权利要求7的测试方法，其中，在提供该基本测试信号时，利用一数字模拟转换器 将一数字输入转换为该模拟的基本测试信号。
9.如权利要求7的测试方法，其依序将多个不同的分段直流电平叠加至缩放后的基本 测试信号以分别提供多个对应的分段测试信号，以根据该模拟数字转换器对所述多个分段 测试信号的转换结果反映该模拟数字转换器的测试结果。
10.如权利要求9的测试方法，其另包含有在提供所述多个分段测试信号时，使至少两个分段测试信号的摆动范围部分重叠。
全文摘要
本发明提供一种基于回绕架构的模拟数字转换器测试系统与方法，以测试一M位元的模拟数字转换器。本发明以一N位元数字模拟转换器将数字输入转换为一基本测试信号，并使用一分段电路缩放该基本测试信号并叠加分段直流电平以提供对应的分段测试信号，以根据该模拟数字转换器对该分段测试信号的转换结果测试该模拟数字转换器。本发明可利用低成本的实用回绕架构来达到测试的目的。
文档编号H03M1/10GK101834605SQ20101016398
公开日2010年9月15日 申请日期2010年4月12日 优先权日2010年4月12日
发明者赖宗裕 申请人:智原科技股份有限公司