时钟数据恢复电路和倍频时钟生成电路的制作方法

专利名称：时钟数据恢复电路和倍频时钟生成电路的制作方法
技术领域：
本发明涉及配 备有通过Hogge PD (相位检测器)和Alexander PD实现的混合型 PD的CDR(时钟数据恢复)电路以用作设计用于不规则NRZ信号的电路，并涉及采用与该 CDR相同原理的倍频时钟生成电路。
背景技术：
图1是示出配备有Hogge PD (相位检测器)以用作被设计用于不规则NRZ信号的 电路的CDR(时钟数据恢复)电路10的框图(参见Hogge，CP :“A Self Correcting Clock Recovery Circuit (自中个灰 L 足各)，，，Journal of Lightwave Technology, LT H 3 册，第6期，1985年12月，第1312-1314页)。如该框图所示，CDR电路10采用Hogge PD 11、第一 CP(电荷泵)12、第二 CP 13、 LP (环路滤波器)14和VCO (压控振荡器)15。Hogge PD 11具有用于利用由眼图中心(eye-center)时钟信号ECCK确定的定 时来锁存输入数据IDT的第一 DFF(D触发器)11a，该输入数据IDT是不规则NRZ数据。 Hogge PDll还具有用于利用由具有与眼图中心时钟信号的相位相反的相位的眼图边缘 (eye-edge)时钟信号EECK确定的定时来锁存Ql的第二 DFF 11b，该Ql作为第一 DFF Ila 的输出。另外，Hogge PD 11还具有第一 EX0R(异或逻辑电路)11c，用于检测输入数据IDT 与作为第二 DFF 11的输出的输出Ql之间的逻辑不匹配的状态。在此之上，Hogge PD 11还 具有第二 EXOR lld，用于检测输出Ql与用作第二 DFF 12的输出的信号Q2之间的逻辑不匹 配的状态。另外，Hogge PD 11还具有缓冲器lie，用于延迟由VCO 15产生的时钟信号CLK， 并将延迟的时钟信号提供给第一 DFF Ila作为眼图中心时钟信号ECCK。在此之上，Hogge PD 11还具有反相器llf，用于将由VCO 15产生的时钟信号CLK反转，并将反转的时钟信号 提供给第二 DFF lib作为眼图边缘时钟信号EECK。由第一EXOR Ilc输出的信号用作上行信号UP，用于驱动第一电荷泵(CP+) 12以利 用下文中也称为充电电流的电流对LF 14充电。另一方面，由第二 EXOR Ild输出的信号用 作下行信号DOWN，用于驱动第二电荷泵(CP-)13以从LF 14放电电流。在以下的描述中，由 第二电荷泵(CP-)13从LF 14放电的电流被称为放电电流。LF 14是用于积分(integrate)并平滑由第一电荷泵(CP+) 12提供给LF14的充电 电流与由第二电荷泵(CP-) 13从LF14汲取的放电电流以便产生要被反馈到VCO 15的输入 信号的组件。VCO 15是用于产生具有根据从LF14接收的输入信号的电压的频率的前述时钟信 号CLK的组件。由VCO 15产生的时钟信号CLK用作由⑶R电路10输出的恢复时钟信号 RCCK。另一方面，由第一 DFF Ila产生的输出Ql用作由Hogge PD 11输出的重新定时的 (retimed)数据 RTDT。
图2是示出由Hogge PD 11实行的操作的时序的时序图。如该时序图所示，由第一 EXOR 11c产生的上行信号UP在时间tl与t2之间的时 段期间被维持在高电平。时间tl是输入数据IDT的电平改变时的时间。如上所述，输入数 据IDT是不规则NRZ数据。时间t2是眼图中心时钟信号ECCK升高、致使第一 DFF 11a锁 存输入数据IDT并改变由第一 DFF 11a产生的输出Q1的电平时的时间。时间tl与t2之间的时段是眼图中心时钟信号ECCK相对于输入数据IDT的电平 改变的时间延迟。也就是说，时间tl与t2之间的时段是表示作为相对于输入数据IDT的 相位的、由VC0 15输出的时钟信号CLK表现的相位的模拟量。由第二 EXOR lid产生的下行信号DOWN在时间t2与t3之间的时段期间被维持在 高电平。如上所述，时间t2是输出Q1的电平改变时的时间。时间t3是眼镜边缘时钟信号 EECK升高、致使第二 DFF lib所存输出Q1并改变由第二 DFF lib产生的输出Q2的电平时 的时间。时间t2和t3之间的时段是下行信号DOWN的脉冲宽度(t3_t2)，并且典型地等于 由VC0 15产生的时钟信号CLK的时段的一半。在⑶R电路10的⑶R反馈环路已停留在稳定状态后，将所实行的用于根据上行信 号UP将充电电流从第一电荷泵(CP+) 12提供给环路滤波器14的充电处理的时段与所实行 的用于根据下行信号DOWN从环路滤波器14汲取放电电流到第二电荷泵(CP-) 13的放电处 理的时段平均而进行平衡。因此，如果从第一电荷泵(CP+) 12提供给环路滤波器14的充电电流的量值的绝对 值等于从环路滤波器14提供给第二电荷泵(CP-) 13的放电电流的量值的绝对值，则由VC0 15产生的时钟信号CLK的相位被锁定在使得上行信号UP的高脉冲的宽度等于下行信号 DOWN的高脉冲的宽度的角度。结果，上行信号UP的脉冲宽度等于下行信号DOWN的脉冲宽度，并因此等于由VC0 15产生的时钟信号CLK的时段的一半。也就是说，在自从输入数据IDT的电平改变起等于 由VC0 15产生的时钟信号CLK的时段的一半的时间流逝时，锁定由VC0 15产生的时钟信 号CLK的相位。换句话说，由VC0 15产生的时钟信号CLK的相位被锁定在不规则NRZ数据 的中间。但是，在实际制造的集成电路中，难以使得从第一电荷泵(CP+) 12提供给环路滤 波器14的充电电流的量值的绝对值完全等于从环路滤波器14提供给第二电荷泵(CP-) 13 的放电电流的量值的绝对值。假设从环路滤波器14提供给第二电荷泵(CP-) 13的放电电流的量值的绝对值是 Ip。如果集成电路具有不对称特性，其中从第一电荷泵(CP+) 12提供给环路滤波器14的充 电电流的量值的绝对值是[Ip+Ai]，则以下描述成立。为了使得将所实行的根据上行信号UP将充电电流从第一电荷泵(CP+) 12提供给 环路滤波器14的充电处理的时段与所实行的根据下行信号DOWN从环路滤波器14汲取放 电电流到第二电荷泵(CP-) 13的放电处理的时段平均而平衡，如图3的图所示，需要使得上 行信号UP的脉冲宽度比下行信号DOWN的脉冲宽度小- AT。要注意，图3的图中所示的参考标记Tc表示由VC0 15产生的时钟信号CLK的时 段。
基于在图3的图中表示在充电处理中被提供给环路滤波器14的电荷的区域的面 积等于该图中表示在放电处理中从环路滤波器14汲取的电荷的区域的面积的事实，可以 如下计算AT的值。(Ip+Ai) (Tc/2-AT) = IpTc/2(1)AT TcAi/2Ip(2)小 E = 2 AT/Tc A i/Ip(3)图4是示出具有Hogge PD 11的⑶R电路10的⑶R反馈环路的典型系统配置的图。在具有Hogge PD 11的⑶R电路10的⑶R反馈环路中，眼图中心时钟信号ECCK 具有在从构成输入数据的图案的每个眼图的中心移动了通过公式(2)近似的AT的位置处 的平衡点。在图4的系统图所示的⑶R反馈环路中，Hogge PD 11的功能对应于产生由公式 (3)表示的稳定状态相位误差(pE的减法。在图4的系统图中，参考标记 表示对输入数据IDT的相位9实行的拉普拉斯转 换的结果，参考标记Q表示对由VC0 15产生的时钟信号CLK的角频率(0实行的拉普拉斯 转换的结果，参考标记 表示对时钟信号CLK的相位0实行的拉普拉斯转换的结果。另外，参考标记Ip表示第二电荷泵(CP-) 13的输出电流，参考标记N表示不规则 NRZ数据的平均变换率的倒数，符号(R+1/sC)表示LF 14的变换函数，该LF 14具有电容器 C和串联连接到电容器C的电阻器R，而参考标记K表示VC0 15的灵敏度。在此之上，参考 标记(pE表示由第一电荷泵(CP+) 12提供到LF 14的充电电流与第二电荷泵(CP-) 13从LF 14汲取的放电电流之间的绝对量值差引起的稳定状态相位误差。此环路系统的行为示出了由如下给出的公式(4)表示的二次响应特性。
e + <|)E(ST + 1) n~=---—
°S2+ 2sQ(S)n + On2T = CRwn2 = KIp/2 3iNC= t con/2(4)在对于tp=0的图4的图中所示的环路系统的稳定状态中，角频率《和相位(p与其 初始值的量值无关地分别从其初始值收敛到《 =0和cp=_(pE。角频率《和相位(p的这些收 敛在图5的图中被示出为沿着相位-频率平面的轨迹的箭头。在LF 14和VC0 15是理想的并与噪声无关的假设之上，在利用Hogge相位检测器 11的CDR电路10中，由VC0 15产生的时钟信号CLK的相位并不波动，固定在环路系统停留 在稳定状态时的点。也就是说，当环路系统停留在稳定状态时，不产生抖动。但是，相位CP的收敛值不是0，而是由公式(3)表示的_(pE。如从公式(3)很明显，通 过由第一电荷泵(CP+)12提供给LF 14的充电电流与由第二电荷泵(CP-)13从LF 14汲取 的放电电流之间的相对差Ai/Ip来确定-cpE的收敛值。另外，在小型化集成电路中，相对 差Ai/Ip在某些情况下可以超过0.2。因此，在此情况下，收敛值-CpE变得大于0.2 Ji，该0.2 Ji等于由VCO 15产生的时钟信号CLK的时段的10%。
与相位θ收敛到理想收敛值0的情况相比，在此情况下的收敛极大恶化了作为接 收输入数据IDT的突然相位变化的力量的、由CDR电路10表现的承受力。也就是说，在此 情况下的收敛极大恶化了接收输入抖动的承受力。图6是示出利用Alexander PD (相位检测器)IlA的⑶R(时钟数据恢复)电路 IOA的框图。对于关于此⑶R电路IOA的更多信息，建议读者参考Alexander，JDH :"Clock Recovery from Random Binary signals (从随机二进制信号的时钟恢复)”，Electronic Letters，第 11 册，第 32 期，1975 年 10 月 30 日，第 541-542 页。与图1的框图所示的⑶R电路10的配置中采用的Hogge PD 11相比，Alexander PD IlA另外配备有第三DFF(D触发器)Ilg和第四DFF Ilh0在Alexander PD IlA中，第一 EXOR Ilc将利用由眼图中心时钟信号ECCK确定的 定时而作为输入数据IDT的值被锁存在第一 DFF Ila中的值Ql与利用由就在该具体的眼 图中心时钟信号ECCK之前的眼图中心时钟信号ECCK确定的定时而被锁存在第四DFF Ilh 中的值QE相比较。利用由紧接在前的眼图中心时钟信号ECCK确定的定时而被锁存在第四 DFF Ilh中的值QE是已经利用由出现在紧密接近眼图边缘的位置处的眼图中心时钟信号 ECCK确定的定时被锁存在第三DFF Ilg中的值。如果由第一 EXOR Ilc产生的比较结果指 示利用由该具体的眼图中心时钟信号ECCK锁存的值Ql与利用由紧接在前的眼图中心时钟 信号ECCK确定的定时锁存的值QE不匹配，则确定眼图边缘时钟信号EECK在眼图边缘之前 到达。因此，在此情况下，在Alexander PD IlA中采用的第一 EXOR Ilc输出下行信号DOWN 以便移回由VCO 15产生的时钟信号CLK的太超前(advanced)的相位。另一方面，第二 EXOR Ild将利用由具体的眼图中心时钟信号ECCK确定的定时而 作为输入数据IDT的值被锁存在第二 DFF lib中的值Q2与利用由就在该具体的眼图中心 时钟信号ECCK之前的眼图中心时钟信号ECCK确定的定时而被锁存在第四DFF Ilh中的 值QE相比较。利用由紧接在前的眼图中心时钟信号ECCK确定的定时而被锁存在第四DFF Ilh中的值QE是已经利用由出现在紧密接近眼图边缘的位置处的眼图中心时钟信号ECCK 确定的定时被锁存在第三DFF Ilg中的值。如果由第二 EXOR Ild产生的比较结果指示利 用由该具体的眼图中心时钟信号ECCK锁存的值Q2与利用由紧接在前的眼图中心时钟信号 ECCK确定的定时而锁存的值QE不匹配，则确定眼图边缘时钟信号EECK在眼图边缘之后到 达。因此，在此情况下，在Alexander PD IlA中采用的第二 EXOR Ild输出上行信号UP以 便向前移动由VCO 15产生的时钟信号CLK的太滞后(retarted)的相位。分别通过第一电荷泵(CP+) 12和第二电荷泵(CP-) 13将上行信号UP和下行信号 DOWN反馈回到VC015，使得眼图边缘时钟信号EECK的相位被锁定在紧密接近输入数据IDT 的电平改变点(或眼图边缘)的位置处，而眼图中心时钟信号ECCK的相位被锁定在紧密接 近构成输入数据IDT的图案的每个眼图的中心的位置处。图7是示出由Alexander PD IlA实行的操作的时序的时序图。Alexander PD IlA 与 Hogge PD 11 的不同之处在于，Alexander PD IlA 不能输出 表示由VCO 15输出的时钟信号CLK落后于或者领先于输入数据IDT多少的模拟量。Alexander PD IlA特征在于，即使存在从由上行信号UP驱动的第一电荷泵 (CP+) 12提供到环路滤波器14的充电电流的量值的绝对值与从环路滤波器14提供到由下行信号DOWN驱动的第二电荷泵(CP-) 13的放电电流的量值的绝对值之间的差，由VCO 15 输出的时钟信号CLK的相位被锁定在的角度也很难改变。图8是示出具有Alexander PD IlA的⑶R电路IOA的⑶R反馈环路的典型系统 配置的图。
也就是说，利用Alexander PD IlA的环路系统由图8的图中所示的模型表示。如 图所示，⑶R反馈环路中的Alexander PD IlA由左侧的三个元件即差别计算元件、量化元 件和延迟元件表示。顺便提及，希望包括Alexander PD IlA的⑶R电路IOA采用具有大的电容的电容 器C。该电容器C用作用于降低极限周期摆动的相位振幅的组件。也就是说，该电容器C用 作用于降低抖动的组件。具有大的电容的电容器C妨碍对采用该电容器C的电路的集成。另外，对于输入数 据IDT的相位改变，电容器C非期望地降低了由VCO 15产生的时钟信号的响应带的宽度。对于输入数据IDT的相位改变的、由VCO 15产生的时钟信号CLK的响应带的降低 的宽度恶化了作为应对抖动的力量的、由⑶R电路IOA表现的承受力。这是因为由VCO 15 产生的时钟信号CLK的响应带的降低的宽度意味着CDR电路IOA不能完全应付输入数据 IDT的相位波动的高频分量。顺便提及，本发明说明书参考日本专利No. 3239543。

发明内容
如上所述的由Hogge PD 11和Alexander PD 11实行的操作可以被概括如下。在 Hogge PD 11中，由VCO 15产生的时钟信号CLK的相位应该被锁定在组成输入数据IDT的 图案的每个眼图的中心处。但是，由于由第一电荷泵(CP+) 12提供给LF 14的充电电流与 由第二电荷泵(CP-)13从LF 14汲取的放电电流之间的不平衡，由VCO 15产生的时钟信号 CLK的相位被锁定在从组成输入数据IDT的图案的每个眼图的中心移动的位置处。因此， Hogge PDll具有的缺点是在输入数据IDT的相位的突然改变的情况下CDR电路1的接收余 量降低。另一方面，在Alexander PD IlA的情况下，需要将限制强加在LF 14的时间常数 上以便降低由有限循环引起的周期抖动。强加在LF 14的时间常数上的限制对由CDR电路 10要嵌入的集成电路所占据的表面具有影响。因此，不再能够对输入数据IDT的相位响应 的带宽设置在大的值。结果，Alexander PD IlA具有的缺点是由于不能完全应对输入数据IDT的最高频 分量、CDR电路IOA的错误接收的可能性增加。为了解决上述问题，本发明的发明人已经发明了 CDR(时钟数据恢复)电路和倍频 时钟产生电路，它们能够防止对于输入数据的相位的突然改变的接收余量降低，并防止错 误接收的可能性增加。根据本发明的第一模式的时钟数据恢复电路采用第一相位检测器，被配置为检 测输入数据与从所述输入数据提取的时钟信号之间的相位差，并产生每个表示与所述相位 差对应的模拟量的信号；环路滤波器，被配置为间接积分并平滑由所述第一相位检测器输 出的所述信号；电荷泵，被配置为根据由所述第一相位检测器输出的所述信号中的具体一个信号向所述环路滤波器提供充电电流，或者根据由所述第一相位检测器输出的所述信号 中的另一信号从所述环路滤波器汲取放电电流；压控振荡器，被配置为产生在由所述环路 滤波器输出的电压确定的频率处振动的所述提取时钟信号；第二相位检测器，被配置为检 测所述输入数据与所述提取的时钟信号之间的所述相位差的极性；相位校正信息产生部 分，被配置为根据所述第二相位检测器产生的检测结果，产生要用于消除所述第一相位检 测器的相位偏移的相位校正信息；以及相位校正信息添加部分，被配置为将所述相位校正 信息产生部分产生的所述相位校正信息添加到包括所述第一相位检测器、所述环路滤波 器、所述电荷泵和所述压控振荡器在内的反馈环路。相位校正信息添加部分增加或降低从所述电荷泵提供给所述环路滤波器的充电 电流，并降低或增加从所述环路滤波器汲取到所述电荷泵的所述放电电流。根据本发明的第二模式的倍频时钟产生电路采用第一相位检测器，被配置为检 测输入时钟与倍频时钟信号之间的相位差，并产生每个表示与所述相位差对应的模拟量的 信号；环路滤波器，被配置为间接积分并平滑由所述第一相位检测器输出的所述信号；电 荷泵，被配置为根据由所述第一相位检测器输出的所述信号中的具体信号向所述环路滤波 器提供充电电流，或者根据由所述第一相位检测器输出的所述信号中的另一信号从所述环 路滤波器汲取放电电流；压控振荡器，被配置为产生在由所述环路滤波器输出的电压确定 的频率处振动的所述倍频时钟信号；分频器，被配置为对由所述压控振荡器产生的所述倍 频时钟信号的所述频率进行分频，以便得到划分的频率，并将具有所述划分的频率的分频 时钟信号输出到所述第一相位检测器；第二相位检测器，被配置为检测所述输入时钟与所 述倍频时钟信号之间的所述相位差的极性；相位校正信息产生部分，被配置为根据所述第 二相位检测器产生的检测结果，产生要用于消除所述第一相位检测器和所述分频器的相位 偏移的相位校正信息；以及相位校正信息添加部分，被配置为将所述相位校正信息产生部 分产生的所述相位校正信息添加到包括所述第一相位检测器、所述环路滤波器、所述电荷 泵和所述压控振荡器在内的反馈环路。相位校正信息添加部分增加或降低从所述电荷泵提供给所述环路滤波器的充电 电流，并降低或增加从所述环路滤波器汲取到所述电荷泵的所述放电电流。根据本发明的实施例，能够防止针对输入数据的相位突然改变的接收余量降低， 并防止错误接收的可能性增加。


图1是示出配备有用作针对不规则NRZ信号的电路的Hogge PD (相位检测器)的 CDR(时钟数据恢复)电路的框图；图2是示出由Hogge PD实行的操作的时序的时序图；图3是示出在说明由Hogge PD产生的定时移位的原理时要参考的模型的图；图4是示出具有Hogge PD的⑶R电路的⑶R反馈环路的典型系统配置的图；图5是示出作为具有Hogge PD的⑶R电路的⑶R反馈环路的轨迹的、在相位-频 率平面上画出的轨迹的图；图6是示出利用Alexander PD的⑶R电路的框图；图7是示出由Alexander PD实行的操作的时序的时序图8是示出具有Alexander PD的⑶R电路的⑶R反馈环路的典型系统配置的图；图9是示出根据本发明的第一实施例的CDR电路的配置的框图；图10是示出根据第一实施例的、在CDR电路中采用以用作延迟电路的可编程延迟 电路的典型配置的电路图；图11A和11B是示出根据第一实施例的作为⑶R电路的⑶R反馈环路的轨迹的、 在相位_频率平面上绘出的轨迹的图；图12是示出根据第一实施例的⑶R电路的⑶R反馈环路的典型系统配置的图；图13是示出根据本发明的第二实施例的⑶R电路的配置的图；图14是示出由根据第二实施例的CDR电路实行的操作的时序的时序图；图15是示出根据本发明的第三实施例的CDR电路的配置的框图；图16是示出根据第三实施例的在CDR电路中采用以用作DFF的双边缘触发DFF(D 型触发器)的典型配置的电路图；图17是示出第三实施例中的输入数据、VC0时钟信号和重新定时的数据的时序的 时序图；图18是示出根据本发明的第四实施例的也称作CMU(时钟倍乘单元)的倍频时钟 产生电路的配置的框图；图19是示出在第四实施例中采用的第二 PD完成了将电流提供给电容器C的适当 的充电处理以便将倍频时钟信号的相位与输入时钟信号的相位对准的状态下的时序的时 序图；以及图20是将第四实施例应用于在LVDS接收器电路中采用的时钟7倍乘电路的典型 例子的图。
具体实施例方式下面参考以上简要说明的

本发明的优选实施例。要注意，按如下安排的 章节来说明实施例。1 实现⑶R电路的第一典型配置的第一实施例2 实现⑶R电路的第二典型配置的第二实施例3 实现⑶R电路的第三典型配置的第三实施例4 实现CMU的典型配置的第四实施例1 实现⑶R电路的第一典型配置的第一实施例图9是示出根据本发明的第一实施例的⑶R电路100的配置的框图。如图9的框图所示，根据第一实施例的⑶R电路100采用第一相位检测器110、第 二相位检测器120、第一电荷泵(CP+) 130、第二电荷泵(CP-) 140、LF (环路滤波器)150和 VC0 (压控振荡器)160。另外，⑶R电路100还具有数字滤波器170和可编程延迟线180。第一相位检测器110是Hogge相位检测器，而第二相位检测器120是Alexander 相位检测器。因此，根据第一实施例的⑶R电路100具有由第一相位检测器110和第二相 位检测器120实现的混合相位检测器。基本上，根据第一实施例的⑶R电路100配备有从作为不规则NRZ数据的输入数据IDT中提取时钟信号CLK的功能。第一相位检测器110具有检测输入数据IDT和从输入数据IDT中提取的时钟信号 CLK之间的相位差并产生每个表示与该相位差对应的模拟量的信号的功能。第一相位检测 器110分别通过第一电荷泵(CP = ) 130和第二电荷泵(CP-) 140将该信号提供给环路滤波 器150。环路滤波器150是用于间接地积分并平滑由第一相位检测器110产生的信号的部 分。第一 相位检测器110、第一电荷泵(CP+) 130 (或第二电荷泵(CP-) 150)、环路滤波 器150和VCO 160形成⑶R反馈环路200。VCO 160是用于产生在根据从环路滤波器150 接收的电压的频率处振动的时钟信号CLK的部分。第二相位检测器120具有检测输入数据IDT和时钟信号CLK之间的相位差的极性 的功能。另外，⑶R电路100还具有相位校正信息产生部分210和相位校正信息添加部分 220。相位校正信息产生部分210是用于根据第二相位检测器120产生的检测结果产生要 用于消除第一相位检测器的相位偏移的相位校正信息的部分。另一方面，相位校正信息添 加部分220是用于将相位校正信息产生部分210产生的相位校正信息添加到CDR反馈环路 200的部分。在第一实施例中，数字滤波器170和可编程延迟线180分别运作为相位校正信息 产生部分210和相位校正信息添加部分220。在根据第一实施例的⑶R电路100中，可编程延迟线180被插入⑶R反馈环路200 中的VCO 160和第一相位检测器110的时钟输入部分之间的位置中，其中该⑶R反馈环路 200还包括第一电荷泵(CP+) 130、第二电荷泵(CP-)140以及LF 150。也就是说，⑶R反馈 环路200具有第一电荷泵(CP+) 130、第二电荷泵(CP-)140、LF 150,VCO 160、可编程延迟线 180和第一相位检测器110。可编程延迟线180由用作用于控制由可编程延迟线180强加的时间延迟的延迟控 制信号的、数字滤波器170产生的N位输出信号DLYctrl控制。稍后将详细描述这些功能。 N位输出信号DLYctrl分别称作CO到Cn-I。第一相位检测器110采用第一 DFF (D触发器)111、第二 DFF 112、第一 EXOR (异或 电路)113、第二 EXOR 114、缓冲器115和反相器116。第一 DFF 111和第二 DFF 112分别运 作为第一和第二数据锁存器。另一方面，第一 EXOR 113用作第一不匹配状态检测电路，而 第二 EXOR 114用作第二不匹配状态检测电路。第一 DFF 111的D输入端连接到用于提供作为如上所述的不规则NRZ的输入数据 IDT的线路。第一 DFF 111的Q输出端连接到第二 DFF 112的D输入端。第一 DFF 111的 Q输出端还连接到第一 EXOR 113的两个输入端的具体一个以及第二 EXOR 114的两个输入 端的具体一个。第一 DFF 111的CK时钟端通过用于从缓冲器115向第一 DFF 111提供眼图中心 时钟信号ECCK的线路连接到缓冲器115的输出端。第二 DFF 112的Q输出端连接到第二 EXOR 114的另一输入端。第二 DFF112的CK 时钟端通过用于从反相器116向第二 DFF 112提供眼图边缘时钟信号EECK的线路连接到 反相器116的输出端。
第一 EX0R 113的另一输入端连接到用于提供输入数据IDT的线路。第一 DFF 111利用由眼图中心时钟信号ECCK确定的定时锁存用作输入数据IDT 的不规则NRZ数据。第二 DFF 112利用由具有与眼图中心时钟信号ECCK的相位相反的相位的眼图边 缘时钟信号EECK确定的定时锁存第一 DFF 111的输出Q11。第一 EX0R 113检测输入数据IDT与第一 DFF 111的输出Q11之间的逻辑不匹配 的状态。当第一 EX0R 113检测到输入数据IDT与输出Q11之间的逻辑不匹配的状态时，第 一 EX0R 113向第一电荷泵(CP+) 130输出上行信号《UP。另一方面，第二 EX0R 114检测第一 DFF 111的输出Q11与第二 DFF 112之间的输 出Q2之间的逻辑不匹配的状态。当第二 EX0R 114检测到输出Q11与Q12之间的逻辑不匹 配的状态时，第二 EX0R 114向第二电荷泵(CP-) 140输出下行信号coDOWN。由第一 EX0R 113输出的上行信号《 UP驱动第一电荷泵(CP+)130以降充电电流 提供给环路滤波器150。另一方面，由第二 EX0R114输出的下行信号coDOWN驱动第二电荷 泵(CP-)140以从环路滤波器150汲取放电电流。LF 150间接地积分并平滑上行信号《UP 和下行信号"DOWN。实际上，LF150积分并平滑从第一电荷泵(CP+) 130提供到LF 150的 充电电流以及从LF150汲取的到第二电荷泵(CP-) 140的放电电流，产生电压。如果LF 150 将产生的电压输出到VC0 160作为VC0 160的输入信号。VC0 160产生在根据从环路滤波器150接收的输入信号的频率处振动的时钟信号 CLK。由VC0 160产生的时钟信号CLK被称为由⑶R电路100输出的RCCK (恢复时钟)信号。第二相位检测器120采用第三DFF 121用作第三数据锁存器、第四DFF122用作第 四数据锁存器、第五DFF 123用作第五数据锁存器和第六DFF 124用作第六数据锁存器。另外，第二相位检测器120还具有第三EX0R 125、第四EX0R 126、缓冲器127和反 相器128。第三EX0R 125用作第三不匹配状态检测电路，而第四EX0R 126用作第四不匹配 状态检测电路。第三DFF 121的D输入端连接到用于提供作为如上所述的不规则NRZ数据的输 入数据IDT的线路。第三DFF 121的Q输出端连接到第四DFF 122的D输入端和第六DFF 124的D输入端。第三DFF 121的Q输出端还连接到第三EX0R 125的两个输入端的具体一 个。第三DFF 121的CK时钟端通过用于从缓冲器127向第三DFF 121、第五DFF 123 和第六DFF 124提供另一眼图中心时钟信号ECCK2的线路连接到缓冲器127的输出端。第四DFF 122的Q输出端连接到第五DFF 123的D输入端。第四DFF 122的CK时钟端通过用于从反相器128向第四DFF 122提供另一眼图 边缘时钟信号EECK2的线路连接到反相器128的输出端。第五DFF 123的Q输出端连接到第三EX0R 125的两个输入端的具体一个以及第 四EX0R 126的两个输入端的具体一个。第五DFF 123的CK时钟端通过用于从缓冲器127向第三DFF 121、第五DFF 123 和第六DFF 124提供另一眼图中心时钟信号ECCK2的线路连接到缓冲器127的输出端。第六DFF 124的Q输出端连接到第四EX0R 126的另一输入端。
第六DFF 124的CK时钟端通过用于从缓冲器127向第三DFF 121、第五DFF 123 和第六DFF 124提供另一眼图中心时钟信号ECCK2的线路连接到缓冲器127的输出端。第三DFF 121利用由另一眼图中心时钟信号ECCK2确定的定时锁存作为输入数据 IDT的不规则NRZ数据。第四DFF 122利用由具有与另一眼图中心时钟信号ECCK2的相位相反的相位的另 一眼图边缘时钟信号EECK2确定的定时锁存第三DFF 121的输出Q13。第五DFF 123利用由另一眼图中心时钟信号ECCK2确定的定时锁存第四DFF 122 的输出，并将出现在第五DFF 123的Q输出端处的输出QE提供给第三EX0R 125和第四EX0R 126。第六DFF 124利用由另一眼图中心时钟信号ECCK2确定的定时锁存第三DFF 121 的输出Q13，并将出现在第六DFF 124的Q输出端处的输出124提供给第四EX0R 126。第三EX0R 125检测第一 DFF 121的输出Q11与输入数据IDT之间的逻辑不匹配 的状态。当第三EX0R 125检测到输出Q11与输入数据IDT之间的逻辑不匹配状态时，第三 EX0R 125向数字滤波器170输出下行信号cpDOWN。另一方面，第四EX0R 126检测第六DFF 124的输出Q14与第五DFF 123的输出QE 之间的逻辑不匹配的状态。当第四EX0R 126检测到输出Q14与输出QE之间的逻辑不匹配 状态时，第四EX0R 126向数字滤波器170输出上行信号q>UP。要注意，出现在第六DFF 124的Q输出端处的输出Q14用作由第二相位检测器120 输出的重新定时的数据RTDT。如上所述，在第二相位检测器120中，第三EX0R 125将作为输入数据IDT的值利 用由具体的眼图中心时钟信号ECCK2确定的定时被锁存在第三DFF 121中的输出Q13与利 用由就在该具体的眼图中心时钟信号ECCK2之前的紧接在前的眼图中心时钟信号ECCK2确 定的定时而被锁存在第五DFF123中的值QE相比较。利用由紧接在前的眼图中心时钟信号 ECCK2确定的定时而被锁存在第五DFF 123中的值QE是已经利用由出现在紧密接近眼图 边缘的位置处的眼图边缘时钟信号EECK2确定的定时锁存在第四DFF 122中的值。如果第 三EX0R 125产生的比较结果指示利用由具体的眼图中心时钟信号ECCK2确定的定时锁存 的输出Q13与利用由紧接在前的眼图中心时钟信号ECCK2确定的定时而锁存的值QE不匹 配，则确定眼图边缘时钟信号EECK2在眼图边缘之前到达。因此，在此情况下，在第二相位 检测器120中采用的第三EX0R 125向数字滤波器170输出下行信号cpDOWN以便移回由 VC015产生的时钟信号CLK的太超前的相位。另一方面，第四EX0R 126将作为输入数据IDT的值利用由具体的眼图中心时钟信 号ECCK2确定的定时而被锁存在第六DFF 124中的输出Q14与利用由就在该具体的眼图中 心时钟信号ECCK2之后的紧随于后的眼图中心时钟信号ECCK2确定的定时而被锁存在第五 DFF 123中的值QE相比较。利用由紧随于后的眼图中心时钟信号ECCK2确定的定时而被 锁存在第五DFF123中的值QE是已经利用由出现在紧密接近眼图边缘的位置处的眼图边缘 时钟信号EECK2确定的定时而锁存在第四DFF 122中的值。如果第四DFF 122产生的比较 结果指示利用由具体的眼图中心时钟信号ECCK2确定的定时而锁存的输出Q14与利用由紧 随于后的眼图中心时钟信号ECCK2确定的定时而锁存的值QE不匹配，则确定眼图边缘时钟 信号EECK2在眼图边缘之后到达。因此，在此情况下，在第二相位检测器120中采用的第四
16EX0R 126向数字滤波器170输出上行信号cpUP以便前移由VC0 15产生的时钟信号CLK的 太滞后的相位。以下描述说明了在第一实施例中采用的用作相位校正信息产生部分210的数字 滤波器170的配置、由数字滤波器170实现的功能、在该实施例中采用的用作相位校正信息 添加部分220的可编程延迟线180的配置以及由该可编程延迟线180实现的功能。首先，说明可编程延迟线180的配置。图10是示出根据第一实施例的可编程延迟电路180的典型配置的电路图。图10的电路图中所示的可编程延迟线180采用第一反相器电路181(INV1)、第二 反相器电路812 (INV2)、延迟部分183、反相器184和反相器IV0到IVn_l。第一反相器电路181是用于接收由VC0 160产生的时钟信号CLK以及由数字滤波 器170产生的N位输出信号DLYctrl的位CO到Cn_l以用作用于控制由可编程延迟线180 强加在时钟信号CLK上的时间延迟的延迟控制信号的部分。第二反相器电路182是用于接收由延迟部分183输出的信号以及由反相器IV0到 IVn-1输出的信号的部分。由延迟部分183输出的信号是通过将由VC0 160产生的时钟信 号CLK延迟了延迟时间而获得的信号，该延迟时间的长度是预先确定的。另一方面，由反相 器IV0到IVn-1输出的信号是通过将由数字滤波器170产生的、用作用于控制由可编程延 迟线180强加在时钟信号CLK上的时间延迟的延迟控制信号的N位输出信号DLYctrl的位 CO到Cn-1反转而获得的信号。第一反相器电路181好第二反相器电路182每个配备有共享公共输出端的N个时 钟反相器CINV。N个时钟反相器CINV的每个被配置为采用PM0S(P沟道M0S)晶体管PT1和PT2以 及匪OS (N沟道M0S)晶体管NT1和NT2。PM0S晶体管PT1、PM0S晶体管PT2、匪OS晶体管 NT1和NM0S晶体管NT2串联连接在电源VDD与参考电势VSS之间。N个时钟反相器CINV的每个中的PM0S晶体管PT2的漏极连接到该相同的N个时 钟反相器CINV中的NM0S晶体管NT2的漏极以形成连接节点ND。N个时钟反相器CINV的 连接节点ND0到NDn-1被相互连线以形成上述公共输出端。第一反相器电路181实行以下操作。第一反相器电路181还具有分别为N个时钟 反相器CINV提供的反相器INVlO-INVln-1。如上所述，图10的电路图中所示的参考标记 CLKin表示从VC0 160接收的时钟信号CLK。输入时钟信号CLKin被提供给在N个时钟反 相器CINV的每个中采用的PM0S晶体管PT2和NM0S晶体管NT2的栅极。由数字滤波器170产生的、用作用于控制由可编程延迟线180强加的时间延迟的 延迟控制信号的N位输出信号DLYctrl的位CO到Cn_l分别被提供给在分别提供在N级处 的N个时钟反相器CINV中采用的NM0S晶体管NT1的栅极。另一方面，由反相器INV10到INVln-1输出的、用于表示用作用于控制由可编程延 迟线180强加的时间延迟的延迟控制信号的N位输出信号DLYctrl的为C0到Cn_l的反转 值的信号分别被提供给分别在N个时钟反相器CINV中采用的PM0S晶体管PT1的栅极。通过相同的标记，第二反相器电路182实行以下操作。第二反相器电路182还具 有分别为N个时钟反相器CINV提供的反相器INV20-INV2n-l。图10的电路图中所示的参 考标记CLKdly表示通过将从VC0 160接收的输入时钟信号CLKin延迟了延迟时间而由延迟部分183输出的信号，该延迟时间的长度是预先确定的。延迟时钟信号CLKdly被提供给 在第二反相器电路182中所包括的N个时钟反相器CINV的每个中采用的PM0S晶体管PT2 和NM0S晶体管NT2的栅极。由数字滤波器170产生的、用作用于控制由可编程延迟线180强加的时间延迟的 延迟控制信号的N位输出信号DLYctrl的位CO到Cn_l分别被反相器IV0到IVn_l反转。 由反相器IV0到IVn-1输出的信号分别提供给在分别提供在N级处的N个时钟反相器CINV 中采用的NM0S晶体管NT1的栅极。另一方面，由反相器INV20到INV2n-l输出的、用于表示分别由反相器IV0到 IVn-1输出的信号的反转值的信号分别被提供给分别在N个时钟反相器CINV中采用的 PM0S晶体管PT1的栅极。如上所述，由反相器IV0到IVn-1输出的信号分别表示由数字滤 波器170产生的、用作用于控制由可编程延迟线180强加的时间延迟的延迟控制信号的N 位输出信号DLYctrl的位CO到Cn_l的反转值。如目前为止所说明的，在可编程延迟线180中，第一反相器电路181接收还被提供 给延迟部分183的输入时钟信号CLKin，而第二反相器电路182接收作为通过将该输入时钟 信号CLKin延迟了长度预先确定的延迟时间而由延迟部分183产生的信号的延迟时钟信号 CLKdly。由在第一反相器电路181中采用的N个时钟反相器CINV共享的公共输出端和由 在第二反相器电路182中采用的N个时钟反相器CINV共享的公共输出端是第一反相器电 路181和电路第二反相器电路182共同的输出端。第一反相器电路181和第二反相器电路182通过利用由数字滤波器170产生 的、用作用于控制由可编程延迟线180强加的时间延迟的延迟控制信号的N位输出信号 DLYctrl的N个延迟控制位CO到Cn_l互补地改变其有效栅极宽度。在第一反相器电路181和第二反相器电路182共同的输出端处出现表示由第一反 相器电路181和第二反相器电路182输出的信号的模拟和的输出时钟信号CLKout。通过 将由第一反相器电路181输出的信号的加权值添加到由第二反相器电路182输出的信号的 加权值而获得该模拟和。根据被定义为第一反相器电路181的栅极宽度与第二反相器电路 182的栅极宽度的比例的栅极宽度比确定权重。输出时钟信号CLKout实质是通过将由VC0 160产生的输入时钟信号CLKin延迟了具有根据延迟控制信号的变化而改变的长度的延迟 时间而获得的信号，其中该延迟控制信号是通过由数字滤波器170产生的、用作用于控制 由可编程延迟线180强加的时间延迟的延迟控制信号的N位输出信号DLYctrl的N个延迟 控制位C0到Cn-1确定的。也就是说，N位输出信号DLYctrl用作用于控制由可编程延迟 线180强加在作为由VC0 160产生的时钟信号CLK的输入时钟信号CLKin的相位上的延迟 量的延迟控制信号。以下描述说明了数字滤波器170的配置和由数字滤波器170实行的功能。图11A和11B每个是示出作为根据第一实施例的⑶R电路10A的⑶R反馈环路的 轨迹而在相位_频率平面上绘出的轨迹的图。数字滤波器170是用于从第二相位检测器120接收上行信号cpUP以及下行信号 cpDCTWN并向可编程延迟线180输出用作延迟控制信号的N位输出信号DLYctrl的部分。 如上所述，第二相位检测器120是用于将输入数据IDT的相位与由VC0产生的时钟信号CLK的相位相比较向数字滤波器170输出作为比较结果的上行信号cpUP和下行信号cpDOWN。如之前说明的，由于从第一电荷泵(CP+)提供给LF 150充电电流与从LF 150汲 取到第二电荷泵(CP-) 140的放电电流之间的不平衡，第一相位检测器110将由可编程延迟 线180产生的输出时钟信号CLKout的相位锁定在作为从组成输入数据IDT的图案的每个 眼图的中心移动的位置的位置处。在第一实施例中，基于第二相位检测器120产生的检测结果，数字滤波器170向可 编程延迟线180输出用作延迟控制信号的N位输出信号DLYctrl以便调整由可编程延迟线 180产生的延迟量。结果，由VC0 160产生的时钟信号CLK的相位接近组成输入数据IDT的 图案的每个眼图的中心。图12是示出根据第一实施例的⑶R电路100的⑶R反馈环路的典型系统配置的 图。如果用作用于控制由可编程延迟线180强加的延迟量的延迟控制信号的N位输出信号 DLYctrl是固定的，则图12的图中所示的环路系统变得等效于图4的图中所示的环路系统。 因此，给定固定的延迟控制信号，非常类似于图5的图中所示的轨迹，由VC0 160产生的时 钟信号的相位和频率开始于图11A的图中所示的负的确定的A点。确定的A点表示由从第 一电荷泵(CP+) 130提供给LF 150的充电电流与从LF 150汲取到第二电荷泵(CP-) 140的 放电电流之间的不平衡的状态以及由可编程延迟线180强加的延迟量确定的固定相位偏 移。当数字滤波器170更新用作延迟控制信号的N位输出信号DLYctrl时，沿着螺旋 轨迹TRK的转变接近如图11A的图中所示的新的正的确定的B点，为了沿着螺旋轨迹TRK 的一个循环进行来回，花费了长度是的时间，其中是由公式(4)的等式所表示的量。因此，当数字滤波器170更新了用作延迟控制信号的N位输出信号DLYctrl时，花 费了长度是2 ji /con的3到10倍的时间以便达到新的确定的B点，在该B点处可以确定输 入数据IDT与由VC0 160产生的时钟信号CLK之间的相位差的极性。也就是说，自从用作 延迟控制信号的N位输出信号DLYctrl的改变起，直到经过了 2 ji / n的3到10倍的等待 时间以后，才可以确定输入数据IDT与由VC0 160产生的时钟信号CLK之间的相位差的极 性。数字滤波器170继续基于在输入数据IDT与由VC0 160产生的时钟信号CLK之间的相 位差的极性的确定结果更新用作延迟控制信号的N位输出信号DLYctrl的操作。最终，数 字滤波器170停留在如下状态其中每次数字滤波器170将用作延迟控制信号的N位输出 信号DLYctrl增加(或降低)1LSB时，确定的结果指示极性已经被反转，而每次数字滤波器 170将用作延迟控制信号的N位输出信号DLYctrl降低(或增加)1LSB回到其原始值时，确 定的结果指示极性已经回到其原始值。在上述状态下，重复实行作为从确定的A点到确定的B点的转变的图11A的图中 所示的转变以及作为从确定的B点到确定的A点的转变的图11B的图中所示的转变。作为由VC0 1160产生的时钟信号CLK的相位的变化的振幅的图11A和11B的图 中所示的振幅epp大约等于由用作延迟控制信号的N位输出信号DLYctrl的1LSB变化引 起的相位改变的两倍。通过增加可编程延迟线180的分辨率能力可以充分降低振幅0pp。如之前所述，图2示出了根据第一实施例的⑶R电路100的⑶R反馈环路200的 典型系统配置。
在根据第一实施例的⑶R电路100中，第二相位检测器120、数字滤波器170和可 编程延迟线180被添加到包括第一相位检测器110、第一电荷泵(CP+)130(或第二电荷泵 (CP-) 140)、LF 150 和 VC0 160 的 CDR 反馈环路 200。更详细地，在根据第一实施例的⑶R电路100中，根据作为输入数据IDT的相位(P 与由VC0 160产生的时钟信号CLK的相位e之间的差的极性的、由第二相位检测器120检 测的相位差极性，数字滤波器170和可编程延迟线180产生用于消除第一相位检测器110 检测的相位误差cpE的消除相位差ec。作为输入数据IDT的相位(P与时钟信号CLK的相位 e之间的差的相位误差CpE是由从第一电荷泵(CP+)130提供给LF 150的充电电流与从LF 150汲取到第二电荷泵(CP-) 140的放电电流之间的不平衡引起的误差。在⑶R电路100 中，由可编程延迟线180将用于消除相位误差(pE的消除相位差9 C插入到如上所述的包括 第一相位检测器110、第一电荷泵(CP+)130(或第二电荷泵(CP-)140)、LF 150和VC0 160 的⑶R反馈环路200中。因此，根据第一实施例，即使由于在用于制造第一电荷泵(CP+) 130和第二电荷泵 (CP-) 140的处理中从工艺到工艺的变化而存在从第一电荷泵(CP+) 130提供给LF 150的充 电电流与从LF 150汲取到第二电荷泵(CP-) 140的放电电流之间的不平衡，不像仅具有第 一相位检测器110、第一电荷泵(CP+)130(或第二电荷泵(CP-)140)、LF 150和VC0 160而 不包括第二相位检测器120、数字滤波器170和可编程延迟线180的环路系统那样，由VC0 160产生的时钟信号CLK的相位被锁定的位置很少从组成输入数据IDT的图案的每个眼图 的中心移动。2 实现⑶R电路的第二典型配置的第二实施例图13是示出根据本发明的第二实施例的⑶R电路10A的配置的框图。如下说明根据第二实施例的⑶R电路100A与根据第一实施例的⑶R电路100之 间的差别。代替假设用作⑶R电路100A的相位校正信息产生部分210A的数字滤波器170， 在⑶R电路100A中采用了第三电荷泵(cpCP+ ) 211、第四电荷泵(cpCP- ) 212和滤波器电 容器(C(p)213。另外，代替假设用作⑶R电路100A的相位校正信息添加部分220A的可编程延迟 线180，在⑶R电路100A中采用电流反馈部分221。在此之上，在⑶R电路100A中采用的第二相位检测器120A不具有第三DFF 121。 这是因为在第二相位检测器120A的第一相位检测器110A中采用的第一 DFF 111除了其本 来的功能外还实行第三DFF 121的功能。在不包括第三DFF 121的第二相位检测器120A中，第四DFF 122的D输入端直接 连接到用于提供输入数据IDT的线路，而第六DFF 124的D输入端连接到第一 DFF 111的
Q输出端。另外，第三EX0R 125的两个输入端的具体一个连接到第一 DFF 111的Q输出端。在根据第二实施例的⑶R电路100A中，具有上述配置的第二相位检测器120A驱 动第三电荷泵(CpCP+)211和第四电荷泵((pCP-)212，它们被用于调整由VC0 160产生的 时钟信号CLK的相位，而不是如在根据第一实施例的CDR电路100中采用的第二相位检测器的情况下那样驱动数字滤波器170。从第三电荷泵(cpCP+ ) 211提供给滤波器电容器(C(p ) 213的充电电流和从滤波 器电容器(C(p ) 213汲取到第四电荷泵((f)CP- ) 212的放电电流由滤波器电容器(Ccp ) 213 积分并平滑以便产生相位调整信号电压Vq>。第二实施例采用电流反馈部分221代替如之前说明的可编程延迟线180。电流 反馈部分221将从第一电荷泵(《CP+) 130提供给线路滤波器(《LF) 150的充电电流增加 并将从线路滤波器(《LF)150汲取到第二电荷泵(《CP_) 140的放电电流降低与相位调整 信号电压V(p成比例的电流改变A i，或者将从第一电荷泵(《 CP+) 130提供给线路滤波器 ( LF) 150的充电电流降低并将从线路滤波器(《LF) 150汲取到第二电荷泵(《CP_) 140的 放电电流增加该电流改变Ai。在包括根据第二实施例的第一相位检测器110A在内的⑶R反馈环路中的从第一 电荷泵(《CP+)130提供给线路滤波器(《LF)150的充电电流与从线路滤波器(《LF)150 汲取到第二电荷泵(《CP_) 140的放电电流之间的不平衡是作为由公式(3)表示的偏移误 差<P的、由第一相位检测器110A产生的相位偏移。因此，电流反馈部分221的功能等效于在 第一实施例中采用的可编程延迟线180的功能。要注意，在第二实施例中，可以仅在例如图14的时序图中所示的间歇驱动操作中 在由定时器电路214产生的屏蔽信号MASK定义的时段Tm期间驱动第三电荷泵((pCP+ ) 211和第四电荷泵(cpCP- ) 212的每个。在此间歇驱动操作中，尽管包括第一相位检测器110A的⑶R反馈环路正在进行向 确定点的转变，但是相位调整信号电压V(P的值可以固定。因此能够表现出与通过等待CDR 反馈环路停留在确定点而由数字滤波器170显示的行为等效的行为，并进行下一转变。从用于驱动第三电荷泵((pCP+ >211或第四电荷泵(cpCP- ) 212的一个(pCP驱 动操作得到的电流改变Ai由以下给出的公式(5)表示。在公式(5)中，参考标记gm表示 用于将相位调整信号电压V(p转换成电流改变Ai的系数，参考标记Ic表示由第三电荷泵 (cpCP+ ) 211或第四电荷泵(cpCP- ) 212产生的输出电流脉冲的高度，参考标记Tm表示驱 动操作的时段的长度。在公式(5)的右侧的表达式被替换成公式(3)以替换项Ai得到如 下给出的公式(6)。
在根据第二实施例的CDR反馈环路中，相位显示了与第一实施例的情况下相同方 式的振动行为，其中在第一实施例中，由数字滤波器170产生的、用作用于控制由可编程延 迟线180强加的可编程延迟量的延迟控制信号的N位输出信号DLYctrl的1LSB变化引起的相位改变等于作为cpE的值的、由公式(6)表示的值。但是，通过降低系数gm和驱动操作
时段Tm的值，可以充分减小表示相位的振动的振幅的cpE的值。3 实现⑶R电路的第三典型配置的第三实施例图15是示出根据本发明的第三实施例的⑶R电路100B的配置的框图。如以下说明的，根据第三实施例的⑶R电路100B与根据第一实施例的⑶R电路 100和根据第二实施例的⑶R电路100A具有差别。在根据第三实施例的⑶R电路100B中采用的VC0是多相位VC0160B，用于产生具 有彼此相互移动90度角的相位的四个时钟信号CKa、CKb、CKy和CKz。另外，⑶R电路100B 采用与多相位VCO 160B相关的修改的第二相位检测器300作为对于第二相位检测器120A
的替换。在第三实施例的情况下，由多相位VCO 160B产生的四个时钟信号CKa、CKb、CKy和 CKz的频率是由在第一实施例中采用的VC0 160产生的时钟信号CLK的频率和由在第二实 施例中采用的VCO 160A产生的时钟信号CLK的频率的一半。因此，制造多相位VC0 160的 工艺比制造VC0 160和160A的工艺更容易。另外，在第三实施例的情况下，第一相位检测器110B采用第一双边缘触发器DFF 111B和第二双边缘触发器DFF 112B,它们每个是双边缘触发器型的DDF。修改的第二相位检测器300采用第三DFF 301、第四DFF 302、第五DFF303、第六 DFF 304、第七 DFF 305、第八 DFF 306、第九 DFF 307 和第十 DFF308。在此之上，修改的第二相位检测器300还采用第三EX0R 309、第四EX0R310、第五 EX0R 311和第六EX0R 312，它们每个具有将提供至其处的两个输入信号相互比较的功能。另外，在⑶R电路100B中采用的相位校正信息产生部分210B具有第三电荷泵 ((pCP+ ) 211B-1、第三电荷泵(cpCP+ ) 211B-2、第四电荷泵((pCP- ) 212B-1、第四电荷泵 ((pCP-)212B-2fPLF 215。在此之上，⑶R电路100B采用相位校正信息添加部分220B和电流反馈部分221B。在修改的第二相位检测器200中，第三DFF 301、第四DFF 302、第五DFF 303和第 六DFF 304的D输入端连接到用于提供输入数据IDT的线路。第三DFF 301的Q输出端连接到第三EX0R 309的两个输入端的具体一个以及第 四EX0R 310的两个输入端的具体一个。第四DFF 302的Q输出端连接到第四EX0R 310的另一输入端和第五EX0R 311的 两个输入端的具体一个。第五DFF 303的Q输出端连接到第五EX0R 311的另一输入端和第六EX0R 312的 两个输入端的具体一个。第六DFF 304的Q输出端连接到第三EX0R 309的另一输入端和第六EX0R 312的
另一输入端。第三EX0R 309的输出端连接到第七DFF 305的D输入端，而第七DFF305的Q输 出端连接到第三电荷泵((pCP+ ) 211B-1的输入端。第四EX0R 310的输出端连接到第八DFF 306的D输入端，而第八DFF306的Q输 出端连接到第四电荷泵((|)CP-)212B-1的输入端。
第五EX0R 311的输出端连接到第九DFF 307的D输入端，而第九DFF307的Q输 出端连接到第三电荷泵((pCP+ ) 211B-2的输入端。第六EX0R 312的输出端连接到第十DFF 308的D输入端，而第十DFF308的Q输 出端连接到第四电荷泵(cpCP-)211B-2的输入端。第三电荷泵(cpCP+ ) 211B-1、第三电荷泵(cpCP+ ) 211B-2、第四电荷泵(cpCP-)
212B-1、第四电荷泵((pCP-)212B-2的输出端连接到LF 215的输入端，而LF 215的输出端 连接到电流反馈部分221B。作为如之前所述的具有彼此相互移动了 90度角的相位的四个时钟信号CKa、CKb、 CKy和CKz之一的、由多相位VCO 160B产生的时钟信号CKy连接到第三DFF 301和第八DFF 306的时钟端以及第二双边缘触发器DFF112B的时钟端的具体一个。作为如之前所述的具有彼此相互移动了 90度角的相位的四个时钟信号CKa、CKb、 CKy和CKz的另一个的、由多相位VCO 160B产生的时钟信号CKa连接到第四DFF 302和第 九DFF 307的时钟端以及第一双边缘触发器DFF 111B的时钟端的具体一个。作为如之前所述的具有彼此相互移动了 90度角的相位的四个时钟信号CKa、CKb、 CKy和CKz的另一个的、由多相位VCO 160B产生的时钟信号CKz连接到第五DFF 303和第 十DFF 308的时钟端以及第二双边缘触发器DFF 112B的另一时钟端。作为如之前所述的具有彼此相互移动了 90度角的相位的四个时钟信号CKa、CKb、 CKy和CKz的另一个的、由多相位VCO 160B产生的时钟信号CKb连接到第六DFF 304和第 七DFF 305的时钟端以及第一双边缘触发器DFF 111B的另一时钟端。图16是示出在第三实施例中采用的第一双边缘触发器DFF 111B(或第二双边缘 触发器112B)的典型配置的电路图。图16的电路图中所示的第一双边缘触发器DFF 111B (或第二双边缘触发器112B) 采用四个反相器311到314以及三个反相器315-317。四个反相器311到314的每个被配置为采用PM0S(P沟道M0S)晶体管PT11和PT12 以及NMOS (N沟道M0S)晶体管NT11和NT12。PM0S晶体管PT1UPM0S晶体管PT12、NM0S晶 体管NT11和NM0S晶体管NT12串联连接在电源VDD和参考电势VSS之间。N个时钟反相器CINV的每个中的PM0S晶体管PT12的漏极连接到该时钟反相器 CINV中的NM0S晶体管NT12的漏极以形成连接节点NDli。更具体地，分别在四个时钟反相 器311到314中形成连接节点ND11到ND14。在第一时钟反相器311中采用的PM0S晶体管PT11的栅极接收第一时钟信号CK1， 而在该第一时钟反相器311中采用的NM0S晶体管NT11的栅极接收第二时钟信号CK2。在 以下描述中，技术术语“第一时钟信号CK1”意要暗指图15的框图中所示的时钟信号CKa或 CKy，而技术术语“第二时钟信号CK2”意要暗指该框图中所示的时钟信号CKb或CKz。在第一时钟反相器311中采用的PM0S晶体管PT12和NM0S晶体管NT12的栅极连 接到第一双边缘触发器DFF 111B(或第二双边缘触发器DFF112B)的D输入端。第一时钟反相器311的连接节点ND11通过反相器315连接到在第二时钟反相器 312中采用的PM0S晶体管PT12和匪OS晶体管NT 12的栅极。在第二时钟反相器312中采用的PM0S晶体管PT11的栅极接收第二时钟信号CK2，
23而在该第二时钟反相器312中采用的NM0S晶体管NT11的栅极接收第一时钟信号CK1。第二时钟反相器311的连接节点ND11通过反相器317连接到第一双边缘触发器 DFF 111B (或者第二双边缘触发器DFF 112B)的Q输出端。在第三时钟反相器313中采用的PM0S晶体管PT11的栅极接收第二时钟信号CK2， 而在该第三时钟反相器313中采用的NM0S晶体管NT11的栅极接收第一时钟信号CK1。在第三时钟反相器313中采用的PM0S晶体管PT12和NM0S晶体管NT12的栅极连 接到第一双边缘触发器DFF 111B (或者第二双边缘触发器DFF 112B)的D输入端。第三时钟反相器313的连接节点ND13通过反相器316连接到在第四时钟反相器 314中采用的PM0S晶体管PT12和匪OS晶体管NT12的栅极。在第四时钟反相器314中采用的PM0S晶体管PT11的栅极接收第一时钟信号CK1， 而在该第四时钟反相器314中采用的NM0S晶体管NT11的栅极接收第二时钟信号CK2。第四时钟反相器314的连接节点ND14通过反相器317连接到第一双边缘触发器 DFF 111B (或者第二双边缘触发器DFF 112B)的Q输出端。第一时钟信号CK1和第二时钟信号CK2具有彼此相互移动了 180度角的相位。也 就是说，第一时钟信号CK1和第二时钟信号CK2是彼此互补的时钟信号。通过触发第一双 边缘触发器DFF 111B (以及第二双边缘触发器DFF 112B)以操作于第一时钟信号CK1的上 升沿(即第二时钟信号CK2的下降沿)以及第二时钟信号CK2的上升沿(即第二时钟信号 CK2的下降沿)，能够为第一双边缘触发器DFF 111B(和第二双边缘触发器DFF 112B)提 供如下功能利用由所谓的双边缘触发器确定的定时锁存被提供给第一双边缘触发器DFF 111B的D输入端的信号的逻辑值并将锁存的值输出到第一双边缘触发器DFF 111B (和第二 双边缘触发器DFF 112B)的Q输出端。图17是示出在第三实施例中由参考标记DATA表示的输入数据IDT、由VC0 160产 生的时钟信号CKa、CKz、CKb和CKy以及分别由第四DFF 302和第六DFF 304输出的重新定 时的数据Qa和Qb的时序的时序图。如图17的时序图所示，具有彼此相互移动90度角的相位的时钟信号CKa、CKz、 CKb和CKy是用于分别利用与紧密接近任意具体一个眼图的中心、该具体眼图的边缘、紧接 在该具体眼图之后的眼图的中心以及该之后的眼图的边缘对应的时序来锁存具有连续眼 图的图案的输入数据IDT的采样时钟信号。图17的时序图中所示的数据Qa和Qb用作重新定时的数据RTDT。如图15的图所 示，数据Qa是利用由时钟信号CKa所确定的定时而锁存在第四DFF 302中的输入数据IDT， 而数据Qb是利用由时钟信号CKb确定的定时而锁存在第六DFF 304中的输入数据IDT。第三EX0R 309将已经利用由时钟信号CKy确定的定时而被锁存在第三DFF 301 中的数据Qy与就在该时钟信号CKy之前的眼图中心处的重新定时的数据Qb相比较以便产 生锁存在第七DFF 305中的另一上行信号UP。第四EX0R 310将已经利用由时钟信号CKy确定的定时而被锁存在第三DFF 301 中的数据Qy与就在该时钟信号CKy之后的眼图中心处的重新定时的数据Qa相比较以便产 生锁存在第八DFF 306中的另一下行信号DOWN。第五EX0R 311将已经利用由时钟信号CKz确定的定时而被锁存在第五DFF 303 中的数据Qz与就在该时钟信号CKz之前的眼图中心处的重新定时的数据Qa相比较以便产生锁存在第九DFF 307中的另一上行信号UP。第六EX0R 312将已经利用由时钟信号CKz确定的定时而被锁存在第五DFF 303 中的数据Qz与就在该时钟信号CKz之后的眼图中心处的重新定时的数据Qb相比较以便产 生锁存在第十DFF 308中的另一下行信号DOWN。4 实现CMU的典型配置的第四实施例图18是示出根据本发明的第四实施例的也称作CMU(时钟倍乘单元)的倍频时钟 产生电路100C的配置的框图。以下描述说明了倍频时钟产生电路(CMU) 100C的配置及由CMU 100C实现的功能。为了使得对倍频时钟产生电路100C的以下描述容易理解，与分别在根据第一到 第三实施例的⑶R电路100、⑶R电路100A和⑶R电路100B中采用的类似部分相对应的元 件由与该类似部分相同的参考数字和标记表示。倍频时钟产生电路100C采用第一相位检测器110C、第二相位检测器120C、第一 电荷泵(CP+) 130C、第二电荷泵(CP-) 140C、环路滤波器150C、VCO 160C和分频器190。另 外，倍频时钟产生电路100C还具有相位校正信息产生部分210C和相位校正信息添加部分 220C。相位校正信息产生部分210C包括第三电荷泵(CP)211C和滤波器电容器213C，而 相位校正信息添加部分220C包括电流反馈部分221。规则的输入时钟信号ICK被提供给倍频时钟产生电路(CMU) 100C作为输入数据 IDT。倍频时钟产生电路100C产生具有等于输入时钟信号ICK的频率的N倍的频率的倍频 时钟信号MCLK。作为第一相位检测器110C，倍频时钟产生电路100C采用称为PFD的电路来代替之 前所述的在第一到第三实施例中用作第一相位检测器的Hogge相位检测器。第一相位检测 器 110C 具有第一 DFF 111C、第二 DFF 112C 和 AND 电路 117。PFD将输入时钟信号ICK的相位与由分频器190产生的、作为具有等于由VC0 160C输出的时钟信号CLK的频率的(1/N)倍的频率的分频时钟信号的时钟信号的相位相比 较。在PFD中，第一 DFF 111C产生用作上行信号UP的上行脉冲，而第二 DFF 112C产生用 作下行信号DOWN的下行脉冲。如稍后将详细描述的，由第一DFF 111C产生的上行脉冲和由第二DFF112C产生的 下行脉冲的每个也被称作复位脉冲，这是从以下事实得出的名称在PFD 110C中，上行和 下行脉冲用于通过AND电路117强加确定上行和下行脉冲同时结束的信号传播延迟来产生 针对第一 DFF 111C和第二 DFF112C的复位信号。如果输入时钟信号ICK的边缘与分频时钟信号的边缘一致，则第一 DFF111C在与 第二 DFF 112C输出作为下行信号DOWN的下行脉冲的同时产生作为上行信号UP的上行脉 冲。由于上行和下行脉冲在相同的时间同时被AND电路117产生的复位信号复位，因此上 行脉冲具有等于下行脉冲的宽度的宽度。在此情况下，复位信号的脉冲的宽度等于上行和 下行脉冲的宽度。如果如图19的时序图所示输入时钟信号ICK的边缘领先于分频时钟信号的边缘， 则第一 DFF 111C在早于第二 DFF 112C产生作为下行信号DOWN的下行脉冲时的时间产生 作为上行信号UP的上行脉冲。由于上行和下行脉冲在相同的时间同时被AND电路117产生的复位信号复位，因此上行脉冲具有比下行脉冲的宽度更大的宽度。更具体地，上行脉冲 的宽度比下行脉冲的宽度大了输入时钟信号ICK的边缘出现与分频时钟信号的边缘出现 之间的时间差。在此情况下，复位信号的脉冲宽度等于下行脉冲的宽度。也就是说，下行脉 冲滞后于上行脉冲，与上行脉冲一起形成AND电路117的输出端处的复位脉冲。另一方面，如果像未在图中示出的那样输入时钟信号ICK的边缘滞后于分频时钟 信号的边缘，则第一 DFF 111C在晚于第二 DFF 112C产生作为下行信号DOWN的下行脉冲时 的时间产生作为上行信号UP的上行脉冲。由于上行和下行脉冲在相同的时间同时被AND 电路117产生的复位信号复位，因此上行脉冲具有比下行脉冲的宽度小的宽度。更具体地， 下行脉冲的宽度比上行脉冲的宽度大了输入时钟信号ICK的边缘出现与分频时钟信号的 边缘出现之间的时间差。在此情况下，复位信号的脉冲宽度等于上行脉冲的宽度。也就是 说，上行脉冲滞后于下行脉冲，与下行脉冲一起形成AND电路117的输出端处的复位脉冲。随着上行信号UP被设置在高电平，第一电荷泵(CP+) 130C将充电电流提供给环路 滤波器150C，而随着下行信号DOWN被设置在高电平，第二电荷泵(CP-) 140C从环路滤波器 150C汲取放电电流。因此，环路滤波器150C将模拟信号反馈到VCO 160C。模拟信号具有 与输入时钟信号ICK和分频时钟信号之间的相位差成比例的量值。与具有Hogge相位检测器的⑶R反馈环路非常类似，由于由第一电荷泵(CP+) 130C 提供给环路滤波器150C的充电电流与由第二电荷泵(CP-) 140C从环路滤波器150C汲取的 放电电流之间的不平衡，产生输入时钟信号ICK与分频时钟信号之间的相位差。另外，由于 分频器190引入的时间延迟，倍频时钟信号MCLK的相位并不典型地与用作输入数据IDT的 输入时钟信号ICK的相位相匹配。在第四实施例中，第二相位检测器120C被添加到CDR反馈环路以用作将倍频时钟 信号MCLK的相位与输入时钟信号ICK的相位相比较的PD (相位检测器)。另外，在第四实施例中，采用第三DFF 121C以用作PD 120C。如果在输入数据IDT 的上升沿上的、作为倍频时钟信号MCLK的值而被锁存在第三DFF 121C中的值的电平低，则 确定倍频时钟信号MCLK的相位是滞后于输入时钟信号ICK的相位的相位。另一方面，如果 在输入数据IDT的上升沿上的、作为倍频时钟信号MCLK的值而被锁存在第三DFF 121C中 的值的电平高，则确定倍频时钟信号MCLK的相位是领先于输入时钟信号ICK的相位的相 位。如果确定倍频时钟信号MCLK的相位是领先于输入时钟信号ICK的相位的相位， 则在相位校正信息产生部分210C中，第三电荷泵(CP)211C将充电电流提供给滤波器电容 器(Ccp)213C。另一方面，如果确定倍频时钟信号MCLK的相位是滞后于输入时钟信号ICK 的相位的相位，则在相位校正信息产生部分210C中，第三电荷泵(CP)211从滤波器电容器 (C(p)213C汲取放电电流。在相位校正信息添加部分220C中采用的电流反馈部分221 (也称作Gm电路)是 用于将出现在滤波器电容器(C(P ) 213上的电压Vcp转换成电流A i并用于将由第二电荷 泵(CP-) 140C从环路滤波器150C汲取的放电电流增加或降低电流A i的部分。图19是示出在第四实施例中采用的第二 PD(相位检测器)120C完成了将充电电 流提供给由参考数字213C表示的滤波器电容器C(p的适当充电处理以便将倍频时钟信号 MCLK的相位与作为输入时钟信号ICK的输入数据IDT的相位对准的状态下的时序的时序
26图。 如图19的图中所示，上行信号UP的脉冲开始于输入时钟信号ICK的上升沿，而下 行信号DOWN的脉冲在落后于输入时钟信号ICK的上升沿的时刻开始于由分频器190输出 的分频时钟信号的上升沿。由于上行信号UP的脉冲和下行信号DOWN的脉冲同时结束，因 此上行信号UP的脉冲宽度大于下行信号DOWN的脉冲宽度。 但是，由于第三电荷泵(CP) 211C正向电容器(C(p ) 213C提供充电电流以逐渐在电 容器C(p上产生电压V(P,因此经过电流反馈部分221，电压V(p将由第二电荷泵(CP-) 140C从 LC 150C汲取的放电电流的量值增加到比由第一电荷泵(CP+)130C向LC 150C提供的充电 电流更高的水平。因此，由VC0160C产生的时钟信号CLK的频率改变，并且此频率上的改变 通过第三DFF 121C被反馈到第三电荷泵(CP)211C。结果，由第三电荷泵(CP)211C提供给 电容器Ccp的净余(net)充电电流变得等于0。也就是说，随着由第三电荷泵(CP)211C提供给电容器Ccp的净余充电电流变得等 于0，⑶R环路进入稳定状态，其中由VCO 160C产生的时钟信号CLK的频率和相位不变化。由于输入时钟信号CLK的上升沿与倍频时钟信号MCLK的上升沿一致，因此第二 PD(相位检测器)120向第三电荷泵(CP)211C提供统计上与低电平输出信号同样多次的高 电平输出信号。因此，在电容器C(p上产生的电压V(()也很难变化。结果，维持稳定状态。根据第四实施例，能够产生具有与输入时钟信号ICK的上升沿对准的上升沿的倍 频时钟信号MCLK。另外，如果第四实施例应用于在途20的图中所示的LVDS接收器400中采用的时 钟7倍乘电路401，则能够产生对正确安排用于输入数据的时钟信号进行识别的数据。根据目前为止所述的实施例，能够获得以下效果。根据实施例提供的CDR配置，能够产生相位与输入时钟信号的相位没有差别并且 具有小的振幅的恢复时钟信号。另外，能够建立具有优异的抗抖动特性的CDR电路。可以与恢复时钟信号的相位 的振幅的压制无关地将作为对于输入时间的相位改变的响应的、由恢复时钟信号提供的响 应的带设置宽带(broad band)。另外，由于CDR电路不需要具有大的电容的电容元件，因此 还可以容易地实现制造IC(集成电路)的工艺。在此之上，根据实施例，⑶R电路可以被配置为采用在等于输入数据的比率的一半 的频率处振动的VC0。因此，CDR电路表现出很少的抖动特性。另外，根据实施例，能够产生具有与输入时钟信号的上升沿一致的上升沿的倍频 时钟信号。 在此之上，通过将第四实施例应用于如图20的图中所示的LVDS接收器，能够制造 具有大的设置和保持余量并能够实现稳定的数据识别操作的高可靠接收器。但是，要注意，本发明的实施方式绝不限于上述实施例。也就是说，本发明可以实 现为各种修改版本，只要该版本落在本发明的本质范围内即可。本申请包含与2009年4月20日在日本专利局提交的日本优先权专利申请JP 2009-101939中的公开有关的主题，通过引用将其全部内容合并于此。
2权利要求
一种时钟数据恢复电路，包括第一相位检测器，被配置为检测输入数据与从所述输入数据提取的时钟信号之间的相位差，并产生每个表示与所述相位差对应的模拟量的信号；环路滤波器，被配置为间接积分并平滑由所述第一相位检测器输出的所述信号；电荷泵，被配置为根据由所述第一相位检测器输出的所述信号中的具体一个信号向所述环路滤波器提供充电电流，或者根据由所述第一相位检测器输出的所述信号中的另一信号从所述环路滤波器汲取放电电流；压控振荡器，被配置为产生以由所述环路滤波器输出的电压确定的频率振动的所述提取的时钟信号；第二相位检测器，被配置为检测所述输入数据与所述提取的时钟信号之间的所述相位差的极性；相位校正信息产生部分，被配置为根据所述第二相位检测器产生的检测结果，产生要用于消除所述第一相位检测器的相位偏移的相位校正信息；以及相位校正信息添加部分，被配置为将所述相位校正信息产生部分产生的所述相位校正信息添加到包括所述第一相位检测器、所述环路滤波器、所述电荷泵和所述压控振荡器在内的反馈环路，其中所述相位校正信息添加部分增加或降低从所述电荷泵提供给所述环路滤波器的充电电流，并降低或增加从所述环路滤波器汲取到所述电荷泵的所述放电电流。
2.根据权利要求1的时钟数据恢复电路，其中 所述第一相位检测器包括第一锁存器，被配置为与眼图中心时钟信号同步地锁存所述输入数据， 第二锁存器，被配置为与眼图边缘时钟信号同步地锁存存在于所述第一锁存器中的数 据，所述眼图边缘时钟信号具有与所述眼图中心时钟信号的相位相反的相位，第一检测电路，被配置为检测所述输入数据与锁存在所述第一锁存器中的数据之间的 逻辑不匹配的状态，并产生作为检测所述输入数据与锁存在所述第一锁存器中的数据之间 的逻辑不匹配的状态的结果的第一上行信号，以及第二检测电路，被配置为检测锁存在所述第一锁存器中的数据与锁存在所述第二锁存 器中的数据之间的逻辑不匹配的状态，并产生作为检测锁存在所述第一锁存器中的数据与 锁存在所述第二锁存器中的数据之间的逻辑不匹配的状态的结果的第一下行信号，以及 所述电荷泵包括第一电荷泵，被配置为根据从所述第一检测电路接收的所述第一上行信号将充电电流 提供给所述环路滤波器，以及第二电荷泵，被配置为根据从所述第二检测电路接收的所述第一下行信号从所述环路 滤波器汲取放电电流。
3.根据权利要求2的时钟数据恢复电路，其中 所述第二相位检测器包括第三锁存器，被配置为与所述眼图中心时钟信号同步地锁存所述输入数据， 第四锁存器，被配置为与所述眼图边缘时钟信号同步地锁存存在于所述第三锁存器中 的数据，第五锁存器，被配置为与所述眼图中心时钟信号同步地锁存存在于所述第四锁存器中 的数据，第六锁存器，被配置为与所述眼图中心时钟信号同步地锁存存在对于所述第三锁存器 中的数据，第三检测电路，被配置为检测锁存在所述第三锁存器中的数据与锁存在所述第五锁存 器中的数据之间的逻辑不匹配的状态，并产生作为检测锁存在所述第三锁存器中的数据与 锁存在所述第五锁存器中的数据之间的所述逻辑不匹配的状态的结果的第二下行信号，以 及第四检测电路，被配置为检测锁存在所述第五锁存器中的数据与锁存在所述第六锁存 器中的数据之间的逻辑不匹配的状态，并产生作为检测锁存在所述第五锁存器中的数据与 锁存在所述第六锁存器中的数据之间的所述逻辑不匹配的状态的结果的第二上行信号， 所述相位校正信息产生部分包括 电容器，第三电荷泵，被配置为根据从所述第四检测电路接收的所述第二上行信号向所述电容 器提供充电电流，以及第四电荷泵，被配置为根据从所述第三检测电路接收的所述第二下行信号从所述电容 器汲取放电电流，以及所述相位校正信息添加部分包括电流反馈部分，被配置为将反馈信号反馈到所述第一电荷泵和所述第二电荷泵的至少 一个，以便将由所述第一电荷泵提供给所述环路滤波器的所述充电电流和由所述第二电荷 泵从所述环路滤波器汲取的所述放电电流的至少一个改变与出现在所述电容器上的相位 调整信号电压成比例的预定电流改变。
4.根据权利要求2的时钟数据恢复电路，其中 所述第二相位检测器包括第四锁存器，被配置为与所述眼图边缘时钟信号同步地锁存所述输入数据， 第五锁存器，被配置为与所述眼图中心时钟信号同步地锁存存在于所述第四锁存器中 的数据，第六锁存器，被配置为与所述眼图中心时钟信号同步地锁存存在于所述第一锁存器中 的数据，第三检测电路，被配置为检测锁存在所述第一锁存器中的数据与锁存在所述第五锁存 器中的数据之间的逻辑不匹配的状态，并产生作为检测锁存在所述第一锁存器中的数据与 锁存在所述第五锁存器中的数据之间的所述逻辑不匹配的状态的结果的第二下行信号，以 及第四检测电路，被配置为检测锁存在所述第五锁存器中的数据与锁存在所述第六锁存 器中的数据之间的逻辑不匹配的状态，并产生作为检测锁存在所述第五锁存器中的数据与 锁存在所述第六锁存器中的数据之间的所述逻辑不匹配的状态的结果的第二上行信号， 所述相位校正信息产生部分包括 电容器，第三电荷泵，被配置为根据从所述第四检测电路接收的所述第二上行信号向所述电容器提供充电电流，以及第四电荷泵，被配置为根据从所述第三检测电路接收的所述第二下行信号从所述电容 器汲取放电电流，以及所述相位校正信息添加部分包括电流反馈部分，被配置为将反馈信号反馈到所述第一电荷泵和所述第二电荷泵的至少 一个，以便将由所述第一电荷泵提供给所述环路滤波器的所述充电电流和由所处第二电荷 泵从所述环路滤波器汲取的所述放电电流的至少一个改变与出现在所述电容器上的相位 调整信号电压成比例的预定电流改变。
5.根据权利要求3的时钟数据恢复电路，其中所述第三电荷泵和所述第四电荷泵仅在 每个是由屏蔽信号定义的时间段期间操作。
6.根据权利要求2的时钟数据恢复电路，其中所述压控振荡器产生多个时钟信号，该多个时钟信号具有彼此移动的同样多个相位， 所述第二相位检测器被设计为多相位检测电路，其利用来自所述压控振荡器的所述时钟信号的四个连续时钟信号的上升沿作为时钟信号边 缘，该时钟信号边缘被配置为分别利用与紧密接近所述眼图的任意具体眼图的中心、所述 具体眼图的后边缘、紧接滞后于所述具体眼图的在后眼图的中心、以及所述在后眼图的后 边缘的位置对应的定时锁存具有连续眼图的图案的所述输入数据，以及利用与紧密接近所述眼图中的预定眼图的中心的位置对应的定时而锁存的所述输入 数据，作为重新定时的数据，所述多相位检测电路将所述重新定时的数据和利用与紧密接近在所述预定眼图和紧 接在所述预定眼图之前的眼图的侧边的眼图边缘的位置对应的定时而锁存的数据相比较， 以便基于比较的结果产生所述第二下行信号，并将所述重新定时的数据和利用与紧密接近 在所述预定眼图和紧接在所述预定眼图之后的眼图的侧边的眼图边缘的位置对应的定时 而被锁存的所述输入数据相比较，以便基于比较结果产生所述第二上行信号， 所述相位校正信息产生部分包括 环路滤波器第三电荷泵，被配置为根据从所述多相位检测电路接收的所述第二上行信号向所述环 路滤波器提供充电电流，以及第四电荷泵，被配置为根据从所述多相位检测电路接收的所述第二下行信号从所述环 路滤波器汲取放电电流，以及所述相位校正信息添加部分包括电流反馈部分，被配置为将反馈信号反馈到所述第一电荷泵和所述第二电荷泵的至少 一个，以便将由所述第一电荷泵提供给所述环路滤波器的所述充电电流和由所处第二电荷 泵从所述环路滤波器汲取的所述放电电流的至少一个改变与由所述电容器输出的相位调 整信号电压成比例的预定电流改变。
7.一种倍频时钟产生电路，包括第一相位检测器，被配置为检测输入时钟与倍频时钟信号之间的相位差，并产生每个 表示与所述相位差对应的模拟量的信号；环路滤波器，被配置为间接积分并平滑由所述第一相位检测器输出的所述信号；电荷泵，被配置为根据由所述第一相位检测器输出的所述信号中的具体信号向所述环 路滤波器提供充电电流，或者根据由所述第一相位检测器输出的所述信号中的另一信号从 所述环路滤波器汲取放电电流；压控振荡器，被配置为产生在由所述环路滤波器输出的电压确定的频率处振动的所述 倍频时钟信号；分频器，被配置为对由所述压控振荡器产生的所述倍频时钟信号的所述频率进行分 频，以便得到划分的频率，并将具有所述划分的频率的分频时钟信号输出到所述第一相位 检测器；第二相位检测器，被配置为检测所述输入时钟与所述倍频时钟信号之间的所述相位差 的极性；相位校正信息产生部分，被配置为根据所述第二相位检测器产生的检测结果，产生要 用于消除所述第一相位检测器和所述分频器的相位偏移的相位校正信息；以及相位校正信息添加部分，被配置为将所述相位校正信息产生部分产生的所述相位校正 信息添加到包括所述第一相位检测器、所述环路滤波器、所述电荷泵和所述压控振荡器在 内的反馈环路，其中所述相位校正信息添加部分增加或降低从所述电荷泵提供给所述环路滤波器的 充电电流，并降低或增加从所述环路滤波器汲取到所述电荷泵的所述放电电流。
8.根据权利要求7的倍频时钟产生电路，其中 所述第一相位检测器包括第一锁存器，被配置为与所述输入时钟同步地产生上行信号， 第二锁存器，被配置为与由所述分频器产生的分频时钟信号同步地产生下行信号， 如果所述上行信号的电平与所述下行信号的电平相匹配，则所述第一相位检测器将所 述第一锁存器和所述第二锁存器复位，以及 所述电荷泵包括第一电荷泵，被配置为根据从所述第一锁存器接收的所述上行信号将充电电流提供给 所述环路滤波器，以及第二电荷泵，被配置为根据从所述第二锁存器接收的所述下行信号从所述环路滤波器 汲取放电电流。
9.根据权利要求8的倍频时钟产生电路，其中 所述第二相位检测器具有第三锁存器，被配置为与所述输入时钟同步地锁存来自所述压控振荡器的所述倍频时 钟信号，所述相位校正信息产生部分包括 电容器，以及第三电荷泵，被配置为根据锁存在所述第三锁存器中的数据，将充电电流提供给所述 电容器或者从所述电容器汲取放电电流，以及 所述相位校正信息添加部分包括电流反馈部分，被配置为将反馈信号反馈到所述第一电荷泵和所述第二电荷泵的至少 一个，以便将由所述第一电荷泵提供给所述环路滤波器的所述充电电流和由所处第二电荷泵从所述环路滤波器汲取的所述放电电流的至少一个改变与出现在所述电容器上的相位 调整信号电压成比例的预定电流改变。
全文摘要
在此公开了时钟数据恢复电路，包括第一相位检测器；环路滤波器；电荷泵；压控振荡器；第二相位检测器；相位校正信息产生部分；以及相位校正信息添加部分。
文档编号H03K3/02GK101867368SQ201010164469
公开日2010年10月20日 申请日期2010年4月13日 优先权日2009年4月20日
发明者田中智一, 菊池秀和, 诸桥英雄 申请人:索尼公司