专利名称：电阻变化型存储器件和电阻变化型存储器件的操作方法
技术领域：
本发明涉及电阻变化型存储器件，并且涉及该电阻变化型存储器件的操作方法，在该电阻变化型存储器件中，电阻值根据施加的电压而变化的存储元件连接于位线与源极线之间或者连接于位线与被称为“板(plate)”的电压供给层之间。
背景技术：
已知这样的电阻变化型存储器件每个存储单元的存储元件的电阻值是通过将导电离子注入到绝缘膜中或从绝缘膜中引出导电离子而变化的。例如，在非专利文献“K. Aratani, K. Ohba, T. Mizuguchi, S. Yasuda, T. Shiimoto, T. Tsushima, T. Sone, K. Endo, A.Kouchiyama, S. Sasaki, A. Maesaka, N. Yamada, and H. Narisawa: “A Novel ResistanceMemory with High Scalability and Nanosecond Switching (具有高可扩性和纳秒转换能力的新型电阻型存储器)” Technical Digest IEDM 2007，pp. 783 786”中公开了所述电阻变化型存储器件。存储元件具有这样的层叠结构其中，上述用于提供导电离子的层和绝缘膜形成在两个电极之间。存储单元是以存储元件与存取晶体管串联连接在位线与板之间的方式设置的，从而能够进行有源矩阵驱动。由于其包括一个晶体管(T)和一个(可变)电阻(R)，所以这样的存储单元是一种使用ITlR型电流驱动系统的存储器。利用导电离子的存储器与利用绝缘层的氧化和还原的存储器通常一起被称为ReRAM。在ReRAM中，电阻值小和大的设定分别对应于数据的写入和擦除，并且能够通过利用具有纳秒级的短持续脉冲进行写入操作和擦除操作。因此，作为能够进行类似于随机访问存储器(random access memory, RAM)的高速操作的非易失性存储器(non-volatilememory, NVM), ReRAM 得到了很多关注。图I示出了利用导电离子的ReRAM的低电阻状态下的电导与电流的关系图。图I中的横坐标轴代表低电阻状态(LRS)下的电阻值RLRS的倒数(电导)。另外，图I中的纵坐标轴代表在电阻降低操作(在此情况下被称为“设定操作”)中的设定电流的值(Iset)。在图I中明显可以看出，存储元件的电阻值根据设定电流而近似线性地变化。即使在诸如ReRAM等任何其它合适的电阻变化型存储器中都同样能够实现这样的特性。从上面可知，ReRAM具有这样的优点精确进行电流控制，从而能够实现缩窄电阻值分布或多值存储器。
然而，ReRAM也存在着这样的缺点当电流控制的精确性低时，难以获得需要的电阻值，特别地，过量施加电流导致难以进行电阻增大(复位)操作，或者导致重复特性低下。作为用于对元件电流进行控制的系统，用于根据存取晶体管的栅极电位控制(字线控制)来调制元件电流的系统和用于控制位线的电流的系统是已知的。特别地，由于字线是由栅极金属制成的并因此包含作为寄生电容的大量的栅极电容，所以字线的大布线电容导致字线难以控制。因此，难以对字线进行高速驱动。另外，当尝试进行高速操作时，由于必须要增大字线的控制电路的驱动力，所以担心电路面积的增大导致成本增加。另一方面，由于位线是由上层布线层组成的并且具有相对小的布线电容，所以位线易于控制。因此，借助利用位线的电流控制系统能够进行高速操作。另外，借助位线的电流控制，能够抑制电路面积并且由此能够节省成本。因此，采用位线的电流控制系统能够同时实现成本节省与高速操作。 关于用于根据位线的电流控制调制元件电流的系统，除了位线和字线之外，还需要在行方向上将源极线分离，从而能够进行电位驱动。在此情况下，应用相关的电流控制法的系统(或存取系统)被称为“三线式系统”。关于基于三线式系统的位线的电流控制，本发明的发明人之前提出过一些方案。例如，在日本专利特开第2010-170617号公报中公开了这样的一项技术。另外，例如在专利申请W02007/015358的PCT国际公布的国家公布中公开了将电流控制系统应用于使用自旋注入系统的电阻变化型存储器的例子。需要注意的是，非专利文献I中披露的电阻型存储器具有这样的阵列结构其中，为了便于加工，上部电极被加工成板形，存取晶体管的漏极被用作存储节点，并且源极与被加工成线形的位线相连。该阵列结构采用的是通过位线和字线这两类线来选择一个存储单元的系统(两线系统)。关于在日本专利特开第2010-170617号公报中公开的用于进行电流控制的系统，例如，电流控制晶体管(NM0S晶体管)的漏极与位线相连，并且该电流控制晶体管的栅极处的栅极电压被控制电路控制。关于这样的控制，在向存储元件的降低的电阻状态转变的过程中及之后，控制电路对电流控制晶体管进行控制，从而以使存取晶体管在饱和区域操作并且元件电流变得恒定的方式控制位线的电位。因此，即使当存储元件的电阻值变化时或者即使当存储元件的偏差存在时，设定电流(转换中和转换后的元件电流)变得恒定，并且由此防止了过量的电流流动。因此，有效地防止或抑制了元件特性的劣化。然而，在与非专利文献I 一样重视加工便利性的两线式系统存储器中，由于难以对板进行电流控制，所以需要对位线采用上述电流控制系统。另外，即使对于每个存储单元列的源极线被相互分离而非具有板的三线式系统，在一些情况下由于某些原因电流控制系统仍应用于位线。通过采用电流控制系统，能够抑制电阻值变化后电阻值分布的偏差。另外，该系统具有这样的优点由于驱动能力可以低于字线控制系统的驱动能力，所以控制电路所占的面积小并且因此节省了成本。更加具体地，在存储元件的电阻降低操作中，在板或源极线的电位被固定至给定的电位的状态下，施加电压，使得位线的电位从相关的给定电位改变，元件电流流过存储元件。然而，由于防止过量电流被施加至存储元件，所以对流过位线的电流进行调制。因而，难以突然改变位线的电位。因此，由于位线的布线电容小于字线的布线电容，所以通常应该高的操作速度可能不足够高。
发明内容
本发明旨在解决上述问题，期望提供一种能够通过改变位线的电位而开始电阻降低操作，从而以提高的高速性能对位线进行电流控制的电阻变化型存储器件及其操作方法。本发明的实施例提供了一种电阻变化型存储器件，所述电阻变化型存储器件包 括位线；电压供给层；存储元件，所述存储元件连接于所述位线和所述电压供给层之间，所述存储元件的电阻值根据施加的电压而变化；以及驱动控制电路，所述驱动控制电路使第一电流流过所述位线并且使小于所述第一电流的第二电流流过所述位线，从而通过利用所述第二电流对使得所述存储元件从高电阻状态变为低电阻状态的电阻降低操作进行控制。本发明的另一实施例提供了一种电阻变化型存储器件的操作方法，所述操作方法包括以下步骤在使得存储元件从高电阻状态向低电阻状态转变的电阻降低操作期间令第一电流流过位线，所述存储元件连接于所述位线与电压供给层之间并且所述存储元件的电阻值根据施加的电压而变化；并且令小于所述第一电流的第二电流流过所述位线，从而控制所述存储元件的所述电阻降低操作。根据上述的本发明的组成，在降低电阻的操作的初期，以较大的第一电流驱动位线。通过保持这样的状态使第一电流连续地流过位线，这将导致向上述存储元件施加过量的电流。因此，在本技术中，流过位线的电流被从所述第一电流切换至较小的所述第二电流。另外，通过利用流过所述位线的所述第二电流来控制流过所述存储元件的元件电流。因此，例如，即使当存储元件存在偏差的时候，也能够控制所述位线的电位从而使得需要的电流流过所述位线。当未应用本发明中所述的技术时，在不切换电流的情况下控制流过所述位线的电流。因此，电流具有被抑制到一定程度的电流值，因此改变位线的电位需要耗费时间。另一方面，通过本技术，在操作的初期，通过利用所述第一电流进行所述位线的电位的迅速改变，并且通过利用更小的所述第二电流进行最终的电流控制。施加至所述存储元件的电流应力例如取决于所述第一电流和所述第二电流的电流值以及所述第一电流和所述第二电流分别流动的时间。然而，为了吸收元件的偏差而进行电流控制，从而获得需要的电阻值，并因此通过所述第二电流的最终控制充分实现了上述目的。通过该技术，由于除了保持了高可控性之外，在操作的初期还迅速改变了位线的电位，所以缩短了施加电流的总时间。如上所述，根据本发明的实施例，在电阻变化型存储器件及其操作方法中进一步改善了高速操作，所述电阻变化型存储器件通过改变所述位线的电位开始降低电阻的操作，从而进行所述位线的电流控制。
图I示出了在使用导电离子的ReRAM的低电阻状态下的电导和电流之间的关系。图2A和图2B分别是在写入电流的情况下的存储单元的等效电路图和在擦除电流的情况下存储单元的等效电路图；图3是示出了彼此相邻的两个存储单元的器件结构的示意图；图4A和图4B分别是示出了在降低电阻的情况下具有作为负载的可变电阻元件的存取晶体管的负载曲线的图示和在增大电阻的情况下具有作为负载的可变电阻元件的存取晶体管的负载曲线的图示；图5是示出了本发明第一实施例的电阻变化型存储器件中的列电路构造的电路图； 图6A至图61分别是说明了本发明第一实施例的电阻变化型存储器件中的列电路构造的操作的波形图；图7A和图7B分别是说明了设定操作的电路图和说明图；图8是示出了电阻变化型存储器件的整体构造的电路图(部分是框图)；图9是示出了本发明第二实施例的电阻变化型存储器件中的列电路构造的电路图；图10是示出了本发明第三实施例的电阻变化型存储器件中的列电路构造的电路图；图IlA至图IlI分别是说明了本发明第三实施例的电阻变化型存储器件中的列电路构造的操作的波形图；以及图12是示出了本发明第四实施例的电阻变化型存储器件中的列电路构造的电路图。
具体实施例方式下面将参照附图通过以电阻根据导电离子的运动而变化的存储器件为例，详细说明本发明的实施例。需要注意的是，说明将按照下面的顺序进行。I.第一实施例通过降低位线的电位开始减小电阻的操作，从而从位线引出电流的情况。公开了这样的构造在用于减小电阻的操作开始时，通过使用两个彼此并联的晶体管将流过位线的电流从第一电流切换至第二电流。2.第二实施例当类似于第一实施例的情况引出位线电流时，通过使用一个晶体管进行电流的切换的情况。3.第三实施例通过提高位线的电位开始用于减小电阻的操作，从而向位线施加电流。4.第四实施例P沟道晶体管用作存取晶体管的情况。5.变形例I.第一实施例存储单元的构成图2A和图2B分别示出了本发明的实施例所共有的存储单元的等效电路图。需要注意的是，尽管图2A示出了写入电流的方向，图2B示出了擦除电流的方向，但对于图2A和图2B而言，存储单元结构本身是相同的。图2A和图2B中所示的存储单元MC包括作为“存储元件”的一个可变电阻元件Re和一个存取晶体管AT。可变电阻元件Re的一端与板PL相连，并且其另一端与存取晶体管AT的源极端相连。另外，存取晶体管AT的漏极端与位线BL相连，并且其栅极电极与字线WL相连。这里，板PL是“电压供给层”的示例。另外，板PL可以是与存储单元阵列共用的板状导电层。或者，板PL也可以是二维(在存储单元阵列的单元排列的行方向和列方向上)布置的格子状的配线，并且组成存储阵列的多个存储单元通过上述格子状配线相互共同连接。需要注意的是，“电压供给层”是配线的情况也是可以的。在此情况下的“配线”是 指共同连接至存储单元阵列的单元排列中组成一行或一列的多个存储单元的“配线”。第一实施例更适合于这样的存储单元以这样的方式连接于位线BL和字线WL这两条线的两线式系统。这里，尽管字线WL用于控制存取晶体管AT，但是被控制的对象不限于晶体管，因此只要是用于选择存储单元的部分，任何合适的元件都是可用的。图3示出了与彼此相邻的两个存储单元MC相对应的部分的器件结构。图3是示意性横截面图，并且未添加斜线。另外，图3中没有特别提及的空白部分填充有绝缘膜或者构成其它组成元件的一部分。在图3中所示的存储单元MC中，存储单元MC的存取晶体管AT形成在半导体基板100 上。更加具体地，存取晶体管AT (ATI或者AT2)的成为源极区域(S)和漏极区域(D)的两个杂质区域分别形成在半导体基板100中，并且由多晶硅制成的栅极电极形成在限定于两个杂质区域之间的基板区域上，并且在基板与栅极电极之间具有栅极绝缘膜。在此情况下，栅极电极构成在行方向上(垂直于图3的纸面的方向上)布线的字线WLl和WL2，并且成为漏极区域(D)的杂质区域布置在字线WLl和字线WL2之间。另外，分别成为源极区域
(S)的杂质区域关于字线WLl和字线WL2分别被布置于与漏极区域(D)相反的一侧。漏极区域⑶通过位线接触部与构成第一配线层(1M)的位线BL相连。需要注意的是，尽管在图3中未图示，但位线BL实际上在列方向上(在图3的横向方向上)被布置得很长。柱塞105P和接合焊盘105 (由配线层构成)相互层叠地重复堆叠在源极区域(S)上，从而形成板接触部。可变电阻元件Re形成在板接触部上。尽管可变电阻元件Re可以形成在多层配线结构的任一层中，但是，在此情况下，可变电阻元件Re形成在大约第四至第五层中。可变电阻元件Re例如具有这样的膜结构(层叠体)在下部电极101与成为板PL的上部电极之间设置有绝缘膜102和导体膜103。绝缘膜102的材料例如包括SiN、SiO2和Gd2O3等。导体膜103的材料例如包括金属膜、合金膜(诸如CuTe合金膜)和包含有从Cu、Ag、Zr和Al组成的元素组中选出的一种以上的金属元素的金属化合物。需要注意的是，可以使用Cu、Ag、Zr和Al之外的任何其它适合的金属元素，只要材料具有易于离子化的特性即可。另外，与Cu、Ag、Zr和Al中的至少一者组合的元素优选为S、Se和Te中的至少一种元素。导体膜103被形成为“用于提供导电离子的层”。图3示出了与一个板PL相连的两个可变电阻元件Re。这里，所示的两个可变电阻元件Re的存储层(绝缘膜102)、离子提供层(导体膜103)和板PL分别是相同的层构成的。需要注意的是，在第一实施例中，板PL是由形成在位线BL上方的导电层构成的。在此情况下，位线BL是由第一层级配线层(1M)构成的，而板PL是由第四至第五层级配线层(导电层)构成的。然而，位线BL和板PL使用的配线层的上下位置关系可以反转，或者位线BL和板PL使用的布线层所属的配线层也可以是任意的。图4A和图4B分别是在可变电阻元件Re的放大图中加入电流的方向和施加的电压值的示例而获得的图示。
另外，图4A和图4B示出了这样的情况例如，在氮化物膜(SiN膜)104的开口部中与下部电极101接触的面积被控制的绝缘膜102是由SiO2形成的，并且导体膜103是由基于合金化合物(基于Cu-Te)的CuTe合金形成的。在图4A中，在下部电极101与上部电极(板PL)之间施加有将绝缘膜102侧设定为负侧并将导体膜103侧设定为正侧的电压。例如，位线BL接地为0V，并且例如向板PL施加+3V的电压。因而，提供了这样的特性导体膜103中含有的Cu、Ag、Zr或Al被离子化并且被吸引至负侧。于是，这些金属导电离子被注入至绝缘膜102。因此，绝缘膜102的绝缘性降低，并且绝缘膜102随着绝缘性的降低而变得具有导电性。因此，使得方向为图4A中所示的写入电流Iw流动。该操作被称为写入(操作)或设定(操作)。与此相反，在图4B中，下部电极101与上部电极(板PL)之间施加有将绝缘膜102侧设定为正侧并将导体膜103侧设定为负侧的电压。例如，板PL接地为0V，并且例如向位线BL施加+1.7V的电压。然后，注入到绝缘膜102中的导电离子回到导体膜103中，并且操作状态因此被复位至写入操作前的高电阻值的状态。该操作被称为擦除(操作)或复位(操作)。在复位中，具有图4B中所示的方向的擦除电流Ie流动。需要注意的是，设定意味着“将导电离子充分地注入到绝缘膜中”，复位意味着“从绝缘膜中充分地引出导电离子”。另一方面，可以任意限定数据写入状态被设定为何状态(设定或复位)以及擦除状态被设定为何状态。另外，在另一定义中，使可变电阻元件Re从高电阻状态HRS变为低电阻状态LRS被称为设定，而相反的操作被称为复位。在下面的说明中，绝缘膜102的绝缘性降低，从而可变电阻元件Re的整体电阻值减小至足够的水平(变为低电阻状态LRS)，这样的情况对应于“写入(设定)”。与此相反，绝缘膜102的绝缘性回到原来的初始状态，从而可变电阻元件Re的整体电阻值增大至足够的水平(回到高电阻状态HRS)，这样的情况对应于“擦除(复位)”。这里，在图2A中所示的可变电阻元件Re的电路中的箭头符号的方向通常与设定阶段(在此情况下为写入阶段)的电流的方向相同。反复进行上述的设定和复位，从而实现这样的二值存储其中，可变电阻元件Re的电阻值在高电阻状态和低电阻状态之间可逆地变化。此外，由于即使在停止施加电压的时候仍能够保持数据，所以可变电阻元件Re具有非易失性存储器的功能。然而，除了二值存储器之外，本发明的技术还可以应用于三值或更多值的存储器。需要注意的是，由于在设定阶段，实际上，绝缘膜102的电阻值是根据绝缘膜102中含有的金属离子的量而变化的，所以绝缘膜102可以被看作是存储并保持数据的“存储层”。存储单元是通过使用可变电阻元件Re构成的，并且设置大量的存储单元，从而使得能够构成电阻变化型存储器的存储单元阵列。电阻变化型存储器被设置成包括存储单元阵列和存储单元阵列的驱动控制电路(周边电路)。列电路结构和操作
接着，将参照图5和图6分别详细说明列电路结构及其操作。图5示出了存储单元阵列的列方向上的电路结构(列电路结构)。图5中示出了在列方向上彼此相邻的两个存储单元MCl和MC2。类似于图2A和图2B的情况，存储单元MC I和MC2分别包括与板PL相连的可变电阻元件Re和连接在可变电阻元件Re与位线BL之间的存取晶体管AT。向字线WL施加字线驱动脉冲(被给予与字线WL相同的附图标记WL)来选择存储单元MCI。另一方面，存储单元MC2的字线是非选择字线(Unsel WL)并且在此情况下被接地。需要注意的是，除此之外，大量的存储单元连接在位线BL与板PL之间。尽管在图5中省略了其它的存储单元的图示，但是在此情况下，省略的其它存储单元中的各个存储单元均保持为与存储单元MC2的情况相同的字线接地的非选择状态。具有相同结构的多个存储列以图5中所示的结构重复布置在行方向上作为基本单元，从而构成了存储单元阵列。列电路结构公开了这样的结构其中，多个共用线对共用电压驱动器51 (电压驱动部)、位线的元件电流控制部52和具有初始电流驱动部53的设定驱动器5 (驱动控制电路)。因此，存在着这样的必需结构通过该必需结构选择共同拥有的共用线对中的任一对，从而连接至驱动控制电路。更加具体地，每个存储列设置有位线BL的选择晶体管61。根据共用同一驱动控制电路的存储列的数量设置选择晶体管61。图5示出了四个选择晶体管61。由于图5中示出的四个选择晶体管61分别具有NMOS结构，所以正的列选择脉冲YSW施加至一个选择晶体管61的栅极端。另一方面，分别保持在非选择状态的其它选择晶体管61的栅极端分别接地。通过选择晶体管61与位线BL相连的共用配线被称为“共用位线CBL”。设定驱动器5 (驱动控制电路)包括电压驱动器51 (电压驱动部)、元件电流控制部52、复位部53和初始电流驱动部55作为与共用位线CBL相连的电路或元件。需要注意的是，复位部53中的“复位”一词并不表示上述的擦除或电阻增大操作，而是仅简单表示非操作状态(所谓的待命)。下文中，在一些情况下“复位”一词被用作待命的意思。电压驱动器51包括两个PMOS晶体管Pl和P2，以及两个NMOS晶体管NI和N2。
PMOS晶体管P2和NMOS晶体管NI共同的漏极端与共用位线CBL相连。PMOS晶体管Pl连接在PMOS晶体管P2的源极端与正的设定电压Vset的供给线之间。另外，NMOS晶体管N2连接在NMOS晶体管NI的源极端与接地电位的供给线之间。NMOS晶体管NI的栅极端施加有设定使能信号SetEn，PMOS晶体管P2的栅极端施加有设定使能的反转信号(/SetEn )。 PMOS晶体管Pl和NMOS晶体管N2的栅极端分别施加有设定脉冲使能信号SetPlsEn0元件电流控制部52包括一个匪OS晶体管N3，该匪OS晶体管N3通过匪OS晶体管NI和NMOS晶体管N2串联连接在共用位线CBL与基准电压(例如，接地电位)的供给线之间。NMOS晶体管N3的栅极端施加有用于电流控制的设定栅极电压Vgset。 第一实施例中的特性构造是构成初始电流驱动部55的NMOS晶体管N4与构成元件电流控制部52的NMOS晶体管N3是并联设置的。通过使用位线驱动信号BLDRV来驱动NMOS晶体管N4。这里，NMOS晶体管N3对应于“第二晶体管(TR)”的示例，NMOS晶体管N4对应于“第一晶体管(TR)”的示例。在稍后说明的操作中将说明通过第一晶体管和第二晶体管的切换来确保位电流的可控性以及第一晶体管和第二晶体管的切换对高速操作的贡献。复位部53包括PMOS晶体管P5，其源极端与设定电压Vset的供给线相连且漏极端与共用位线CBL相连。根据复位信号/BLRES来控制PMOS晶体管P5的栅极端。在参照图6A至图61说明图5中所示的操作之前，参照图7A和图7B说明设定操作的基础。设定操作(电阻降低操作)是通过将位线BL的电位(BL电位)从位线BL与板PL间施加有正的设定电压Vset的状态降低开始的。在此时，向字线WL施加电源电压Vdd。因此，元件电流(在此情况下为写入电流Iw)以图7A中所示的箭头表示的方向流动。需要注意的是，在下文中写入电流Iw也被称为“设定(Set)电流”。图7B示出了在通过向字线施加电源电压打开沟道的状态下，将可变电阻元件Re的负荷直线叠加在存取晶体管AT的漏极电压-漏极电流特性(饱和特性)上。如图7A所示，我们将可变电阻元件Re与存取晶体管AT之间的节点称为存储节点SN。图7B中的横坐标表示以保持在接地状态的位线的电位作为基准的SN电压(存取晶体管AT的漏极电压)。另外，图7B的纵坐标表示Set电流(存取晶体管AT中的漏极电流)。在进行设定操作前，由于施加至字线WL的电压例如是电源电压Vdd，所以存储节点SN与位线BL被短路，因此SN电位和位线BL的电位(下文中称为“BL电位”)变得彼此大致相等。另外，在此时，由于位线BL的电位被保持在设定电压Vset，仅有非常小的电压施加至可变电阻元件Re，所以可变电阻元件Re近似保持在无应力状态。另外，存取晶体管AT的源极漏极电压也非常小，因此存取晶体管AT在非饱和区域操作或者没有电流流动。在这样的状态下开始设定操作，并且使位线BL的电位下降至基准电位，例如GND。由于在设定操作的开始阶段，可变电阻元件Re被保持在高电阻状态HRS，负荷直线的斜率小。设定操作开始一段时间以后，操作点处的电压(第一存储节点电压Vsnl)很小。因此，可变电阻元件Re被施加有大电压(Vset-Vsnl)，并且可变电阻元件Re因此呈现出电压应力。这里，由于BL电位等于(Vset-Iset XRcell)并且元件电阻Rcell非常大，BL电位的值为接近基准电压Vss (在此情况下，GND=OV)的值。因此，施加至可变电阻元件Re的电压是接近于设定电压Vset的非常大的电压。当将该大的应力施加至可变电阻元件Re —定程度的时间后，可变电阻元件Re从高电阻状态HRS转变为低电阻状态LRS (LRS转换)。当发生了 LRS转换时，负荷直线的斜率突然变大，并且操作点进入饱和区域。操作点处的电压从小的第一存储节点电压Vsnl转变为第二存储节点电压Vsn2。在LRS转换之后，SN电位变得等于由Set电流Iset (转换后的元件电流)与LRS阶段的元件电阻值(RLRS)的乘积确定的电压Vsn2 (=Iset X RLRS)，从而提供了向可变电阻元件Re施加电压(Vset-Vsn2)的状态。在位线的电流驱动系统中，如图7A中所示，施加有设定栅极电压Vgset的NMOS晶体管N3 (元件电流控制部52)基本设置于位线BL与接地电位之间(参照图5)。 现在，假设没有NMOS晶体管N3的情况，位线BL直接连接至接地电位从而成为固定电位的状态。在此情况下，当存储元件(可变电阻元件Re)的特性存在偏差时，操作点也被改变。因此，Set电流值存在偏差。另一方面，在位线的电流驱动系统中，NMOS晶体管N3的漏极端的电位(位线的电位)是以这样的方式变化的=NMOS晶体管N3使得流过位线的电流(简言之，写入电流Iw或Set电流)恒定。因此，即使存在着元件特性的偏差，Set电流在饱和区域仍变得恒定。在LRS转换之后，位线BL的电位回到原始设定电压Vset，并且相关的设定操作结束。现在，将参照图6A至图61中所示的时序图从电路操作的观点来说明在上述设定操作中通过电流切换减小BL电位的示例。需要注意的是，在该操作说明中，适当引用图5中使用的电路元件的附图标记和符号。操作被保持为待命状态直到图6A至图61中所示的时刻t0。在此时，如图6A至图6F中所示，图5中使用的各种(脉冲)信号分别取高(H)值或低(L)值。具体地，当WL=L时，存取晶体管AT被保持在OFF状态，并且当YSW=L时，选择晶体管61被断开。于是，位线BL被从共用位线CBL断开。由于(/BLRES)=L，所以共用位线CBL的电位被保持在ON状态的PMOS晶体管P5设定为设定电压Vset。另外，由于SetEn=L,所以电压驱动器51的电压驱动无效。另外，尽管位线驱动信号BLDRV处于有效H电平，但由于SetEn=L,所以NMOS晶体管NI被断开。因此，构成初始电流驱动部55的NMOS晶体管N4不工作。在此时，图6G中示出的设定栅极电压Vgset被控制电路(图5中未图示)设定为一定的电压。然而，由于SetEn=L,所以NMOS晶体管N4被断开，并且NMOS晶体管N3因此不进行位线电流控制(无效)。如图6H和图61中所示，由于在待命阶段中SetEn=L使得位线BL和共用位线CBL等都取值为设定电压Vset，所以没有元件电流流动。在时刻t0，图6A至图6D中所示的各种信号反转。因此，待命状态被解除，并且列开关被导通，从而使得位线BL与共用位线CBL相连。
存取晶体管AT变为可导通的。另外，在电压驱动器51中，NMOS晶体管NI和PMOS晶体管P2能够被导通。然而，如图6E中所示，由于SetPlsEn=L被保持,所以电压驱动器51仍不进行对板PL的电压驱动。另外，在元件电流控制部51中，操作进入了能够通过NMOS晶体管N3进行位线电流控制的有效期间。如上所述，通过t0时刻的信号反转，设定操作的前期准备已经就绪。在t0时刻之后的tl时刻开始设定操作(电阻降低操作)。在此时，位线BL和共用位线CBL的电位分别开始下降至接地电位，从而开始设定操作。第一实施例的特征在于设定操作的开始是由具有大的驱动力并且使得较大的第一电流Il流动的NMOS晶体管N4驱动的，并且第一电流Il中途被切换至较小的第二电流 12。具体地，在tl时刻，设定脉冲使能信号SetPlsEn上升，由于NMOS晶体管NI和N2都被导通，所以NMOS晶体管N4 (初始电流驱动部55)也被导通。因此，如图6H中所示，共用位线CBL和位线BL的电位分别都迅速降低。在电位足够降低的t2时刻，为了使电流从第一电流11切换至第二电流12，被导通的晶体管从NMOS晶体管N4切换至NMOS晶体管N3。该切换是通过位线驱动信号BLDRV的下降实现的。通过电流驱动的两个阶段，如下实现设定操作的提速。图6H示出了不进行两个阶段的电流驱动，简言之，如虚线所示不设置初始电流驱动部55的情况。在此情况下，由于只驱动了栅极被偏置的并且由于电流控制可能无法迅速使电流流动的NMOS晶体管N3，所以只获得了电位的逐渐降低。另一方面，在第一实施例中，由于通过Il — 12的两个阶段的切换而获得了迅速的电位降低，所以更加快了 LRS转换。因此，缩短了设定操作的时间。即使当这样的设定操作开始时，如图7B的负荷曲线所示，存储单元被保持在高电阻状态HRS。因此，设定驱动器5在线性区域操作，并且BL电位等于“(Vset -IsetXRHRS) ^ Vss (GND) ”。因此，可变电阻元件Re受到近似于Vset的电压应力，并且稍后转化为LRS。这与之前参照图7A和图7B说明的相同。在图6H中，从tl时刻到t3时刻的期间范围表示发生LRS转换前的应力施加时间(有效写入时间)。在这样的电阻变化型存储元件(例如具有图4A和图4B中所示的结构的存储元件)中，施加一定的高电平电压使得金属离子开始移动并且由此导致了电阻状态的转换。当在t3时刻发生LRS转换时，根据元件电流控制部52具有的NMOS晶体管N3进行的位线电流控制以使得位线电流(即，元件电流(Set电流))变为恒定的方式来控制BL电位。如图6H中所示，完成控制后的BL电位取的值大于接地电位(GND)且小于设定电压Vset0适当改变每个存储单元的这个值，使得即使当可变电阻元件Re的特性存在偏差的时候,Set电流Iset仍是恒定的。另外,通过施加至NMOS晶体管N3的设定栅极电压Vgset能够控制Set电流Iset从而使其具有需要的值。这里，如图6H中所示，向可变电阻元件Re施加电压(IsetXRLRS)。在此时，如图4A和图4B中所示，能够根据Set电流Iset的值来控制LRS的电阻值RLRS。这样的控制是本文说明的技术中的位线电流控制，因此需要的LRS的电阻值RLRS是根据令施加至图5中所示的NMOS晶体管N3的设定栅极电压Vgset成为何种值而获得的。因此，能够在大量的存储单元中实现狭窄的LRS电阻分布。另外，具有大于2位的多位的多值存储变得易于实现。在随后的t4时刻，设定脉冲使能信号SetPlsEn的电平返回至L电平。BL电位上升至板PL的电位(Vset)，从而结束了设定操作(电阻降低操作)。当在t5时刻所有的信号返回至初始逻辑值的时候，操作再次变为待命状态。存储器的整体框架结构图8示出了电阻变化型存储器件的整体框架结构。另外，图8是示出了存储单元阵列I的构造和存储单元阵列I的周边电路的主要部分的电路图(部分是框图)，在存储单 元阵列I中大量1T-1R型存储单元MC以矩阵形式布置。所示的存储器采用了这样的系统其中，每4个存储单元列共用一个设定驱动器5和与设定驱动器5相连的共用线对(CBL和CSL)。在具有四对选择晶体管61和62的YSW部60中进行四个存储单元列和一个共用线对(CBL和CSL)间的连接控制。连接控制是1/4MUX切换，因此从四对(BL和SL)中仅选择一对(BL和SL)与共用线对(CBL和CSL)相连。设置有用于为每个YSW部60的四对选择晶体管61和62生成选择信号YSW〈0>至YSff<3>的YSW驱动器6。另外，设置有用于选择在存储单元阵列I中的例如WL〈0>至WL〈N>的(N+1)条字线中的任一条的WL驱动器4，从而以例如电源电压Vdd对所选的字线进行驱动。在此情况下，采用1/4MUX切换系统，由于设定驱动器5的数量是存储列数量的1/4，所以设定驱动器5的布置空间更加宽裕。因此，由于提供了高效的布置，所以减小了面积。设定驱动器5分别具有如图5中所示的电路结构，因此从存储器内部的设定控制电路11向设定驱动器5提供必需的四种信号。这四种信号是设定脉冲使能信号SetPlsEn、设定使能信号SetEn、位线驱动信号BLDRV和复位信号BLRES。然而，当包括前两者的反相信号时，则在设定控制电路11中总共生成六种信号。设置有用于生成设定电压Vset和设定栅极电压Vgset的电源电路(PowerCircuit) 8ο这里，设定控制电路11可以被实现为用于整体控制存储器件的所有组块的总体控制电路(未图示)的一部分，或者可以被布置为受总体控制电路控制的分立控制电路。另外，电源电路8根据总体控制电路(未图示)或设定控制电路11的控制可变地控制设定栅极电压Vgset的值。因此，实现了能够改变Set电流从而获得需要的LSR电阻值的存储器。2.第二实施例图9示出了本发明第二实施例的电阻变化型存储器件中的列电路构造的电路图。将图9中所示的构造与图5中所示的构造进行比较时，可知去掉了初始电流驱动部55(N4)，而添加了控制电路52A。控制电路52A构成了元件电流控制部52的一部分。然而，在布置方面，如图8中所示，控制电路52A设置在电源电路8内部。第二实施例公开了这样的构造其中，元件电流控制部52的栅极偏压被控制为在设定电流的较早阶段使得较大的第一电流Ii流过，接着，该栅极偏压被切换为使得小于第一电流Il的第二电流12流过。具体地，控制电路52A包括与NMOS晶体管N3的栅极端并联连接的NMOS晶体管N6和PMOS晶体管P6。NMOS晶体管N6的漏极端与用于设定电压Vset的供给线相连。PMOS晶体管P6具有用于设定栅极电压Vgset的输入端。在图8中所示的设定控制电路11中或总体控制电路(未图示)中生成设定栅极电压Vgset从而将其提供给PMOS晶体管P6。根据位线驱动信号BLDRV对NMOS晶体管N6和PMOS晶体管P6进行差动控制。下文中，尽管将说明通过差动控制的BL电位的降低，但是操作波形图与图6A至图61中所示的波形图相同，因此将图6A至图61中所示的操作波形图按原样应用于第二实施例。在设定操作的开始的较早阶段，将NMOS晶体管N6保持在ON状态，并且将PMOS晶体管P6保持在OFF状态。因此，根据较大的设定电压Vset来驱动构成元件电流控制部52的NMOS晶体管N3。因而，BL电位迅速被大的电流驱动力降低。当获得了足够的电位降低 之后，位线驱动信号BLDRV的反转导致了 NMOS晶体管N6断开，PMOS晶体管P6导通。因此，之后，根据具有较小电压值的设定栅极电压Vgset进行位线电流控制。3.第三实施例图10示出了本发明第三实施例的电阻变化型存储器件中的列电路构造的电路图。图IlA至图IlI分别示出了操作波形图(时序图)。在上述第一实施例中，BL电位从较高电位降低至较低电位，从而进行设定操作。另一方面，在第三实施例中，BL电位从较低电位上升至较高电位，从而进行设定操作。尽管具有如上所述的变化,但如图10中所示,构成元件电流控制部52的晶体管P3布置在电源侧(设定电压Vset侧)，而构成初始电流驱动部55的晶体管P4也与晶体管P3并联设置。通过将沟道导电型从N沟道变为P沟道而获得这些晶体管P3和P4。另外，控制信号的有效逻辑值也被反转。此外，板PL的电位保持在接地电位。在此情况下，提供了图IlA至图IlI中所示的操作波形。需要注意的是，图IlA和图IlF中所示的波形分别是图6A和图6F中所示的波形的反转。除此以外，图IlH中所示的电压波形图与图6H中所示的电压波形图不同。在此情况下，BL电位从低L电平上升至高H电平，从而开始设定操作。另外，通过令电位返回至低L电平进行用于最终令操作状态返回至待命状态的操作。在设定操作的较早阶段的两个阶段的电流控制与第一实施例中所述的相同。因此，在保持高电流可控性的同时能够进行高速操作。需要注意的是，通过升高BL电位进行这样的设定操作也能够适用于第二实施例。另外，图8的电路图(部分是框图)也能够原样适用于第三实施例。4.第四实施例图12示出了本发明第四实施例的电阻变化型存储器件中的列电路构造的电路图。在图12中所示的构造中，各存储单元MC的存取晶体管AT从第一实施例至第三实施例中的NMOS晶体管变为PMOS晶体管。随着该变化，需要将用于字线WL的控制信号的有效逻辑值从图6A等和图IlA等情况下的有效逻辑值反转。按原样采用图8的电路图(部分是框图)。其它的电路构造和操作波形图与第一实施例至第三实施例的相同。如上所述，通过本文中说明的技术，根据位线的电位变化开始电阻降低操作(设定操作)，并且在电阻降低操作期间，在位线侧控制流过元件存储器(Re)的元件电流(Iset)。另外，在设定操作开始的较早阶段，以第一电流进行BL电位的高速变化。然后，第一电流被切换至较小的第二电流，并以第二电流进行位线电流控制。在包括至少设定驱动器5的驱动控制电路中进行这样的控制操作。在概念上，驱动控制电路可以包括设定控制电路11(或总体控制电路)和电源电路8等。驱动控制电路的具体构造可以包括初始电流驱动部55 (第一晶体管(N4))和元件电流控制部52 (第二晶体管(N3))。在此情况下，如上所述，初始电流驱动部55与位线BL相连并且使第一电流Il流动。另外，元件电流控制部52与初始电流驱动部55并联连接，使得第二电流12流动，并且进行位线电流驱动。在此情况下，可以差动地控制第一晶体管和第二晶体管(N4和N3)从而在第一电流Il与第二电流12间进行相互切换。 第一晶体管(N4)的驱动力大于第二晶体管(N3)。或者，第一晶体管(N4)被这样的电压驱动该电压具有比向第二晶体管(N3)输入控制脉冲以控制元件电流时的控制脉冲的峰值(例如，Vgset)更大的峰值(例如，Vset)。可以采用任何通过降低BL电位进行设定操作的构造或者任何通过升高BL电位进行设定操作的构造。或者，也能够进行这样的控制省略初始电流驱动部55 (N4)，甚至首先通过大的电流驱动力驱动元件电流控制部52的NMOS晶体管N3的栅极端的电压变化，并且随后将大电流驱动力切换至适合于BL电流控制的较小的驱动力。这样的控制可以作为设定控制电路11或总体控制电路的功能的一部分来进行。5.变形例主要基于以下情况说明了上述实施例用于与位线一起向存储元件提供电压的“电压供给部件”是板PL。然而，电压供给部件包括每个存储列的电压供给部件像源极线等一样被分离的三线式系统的例子。图8的电路图(部分为框图)示出这样的构造源极线SL是单独设置的从而能够被单独控制，或者也能够像板一样一起被电压驱动。通常，在三线式系统中，以分离的配线(源极线SL)使电阻降低操作的开始阶段的电压变化就足够了。然而，这并不能成为将本文中说明的用于在同一位线BL侧进行操作启动和电流控制的技术排除在三线系统中用位线同时进行电压控制和电流控制之外的理由。根据本发明的技术的电阻变化型存储器件例如适合于结构为图4A和图4B中所示并且通过导电离子的移动来改变电阻值的类型。然而，本发明的技术可以广泛地适用于诸如利用绝缘层的氧化还原的类型等任何其它适合的电阻变化型存储器件。本领域技术人员应当理解，依据设计要求和其他因素，可以在本发明随附的权利要求或其等同物的范围内进行各种修改、组合、次组合以及改变。
权利要求
1.一种电阻变化型存储器件，所述电阻变化型存储器件包括 位线； 电压供给层； 存储元件，所述存储元件连接于所述位线和所述电压供给层之间，所述存储元件的电阻值根据施加的电压而变化；以及 驱动控制电路，所述驱动控制电路使第一电流流过所述位线并且使小于所述第一电流的第二电流流过所述位线，从而通过利用所述第二电流对使得所述存储元件从高电阻状态变为低电阻状态的电阻降低操作进行控制。
2.根据权利要求I所述的电阻变化型存储器件，其中，所述驱动控制电路包括 初始电流驱动部，所述初始电流驱动部与所述位线相连并且使所述第一电流流动；以及 元件电流控制部，所述元件电流控制部与用于所述位线的所述初始电流驱动部并联连接并且控制所述第二电流， 对所述初始电流驱动部和所述元件电流控制部进行控制，从而令流过所述位线的电流从所述第一电流切换至所述第二电流。
3.根据权利要求2所述的电阻变化型存储器件，其中， 所述初始电流驱动部设置有第一晶体管，所述第一晶体管连接于基准电压的供给线与所述位线之间，并且 所述元件电流控制部设置有第二晶体管，所述第二晶体管连接于所述基准电压的供给线与所述位线之间。
4.根据权利要求3所述的电阻变化型存储器件，其中，所述第一晶体管的驱动力大于所述第二晶体管的驱动力。
5.根据权利要求3所述的电阻变化型存储器件，其中，所述第一晶体管被这样的电压驱动该电压的峰值比向所述第二晶体管输入控制脉冲以控制元件电流时的所述控制脉冲的峰值大。
6.根据权利要求3 5中任一项所述的电阻变化型存储器件，其中，所述驱动控制电路包括 第三晶体管，所述第三晶体管将所述位线的电位初始设定至与所述电压供给线的电位相同的电位； 第四晶体管，所述第四晶体管被所述第三晶体管反向驱动，从而在初始设定期间将所述第一晶体管和所述第二晶体管与所述位线断开连接，并且在所述初始设定之后将所述第一晶体管和所述第二晶体管连接至所述位线；以及 控制电路，所述控制电路对所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管的导通和非导通进行控制。
7.根据权利要求6所述的电阻变化型存储器件，其中， 所述第一晶体管和所述第二晶体管是并联连接在基准电压的供给线与所述第四晶体管之间的N沟道晶体管， 用于所述位线的初始设定的电压是高于所述基准电压的正电压， 所述第三晶体管是P沟道晶体管，并且所述第四晶体管是根据与用于所述第三晶体管的信号相同的信号受到控制的N沟道晶体管。
8.根据权利要求6所述的电阻变化型存储器件，其中， 所述第一晶体管和所述第二晶体管是并联连接在具有比所述基准电压更高的正电压的供给线与所述第四晶体管之间的P沟道晶体管， 用于所述位线的初始设定的电压是所述基准电压， 所述第三晶体管是N沟道晶体管，并且 所述第四晶体管是根据与用于所述第三晶体管的信号相同的信号受到控制的P沟道晶体管。
9.根据权利要求I所述的电阻变化型存储器件，其中，所述驱动控制电路包括 电流控制晶体管，所述电流控制晶体管与所述位线相连并且导致所述第一电流或所述第二电流流动；以及 控制电路，所述控制电路控制所述电流控制晶体管的控制节点处的电位，从而将所述电流控制晶体管所导致流动的电流从所述第一电流切换至所述第二电流。
10.一种电阻变化型存储器件的操作方法，所述操作方法包括以下步骤 在使得存储元件从高电阻状态向低电阻状态转变的电阻降低操作期间令第一电流流过位线，所述存储元件连接于所述位线与电压供给层之间，并且所述存储元件的电阻值根据施加的电压而变化；并且 令小于所述第一电流的第二电流流过所述位线，从而控制所述存储元件的所述电阻降低操作。
全文摘要
本发明公开了一种电阻变化型存储器件及其操作方法。所述电阻变化型存储器件包括位线；电压供给层；存储元件，所述存储元件连接于所述位线和所述电压供给层之间，所述存储元件的电阻值根据施加的电压而变化；以及驱动控制电路，所述驱动控制电路使第一电流流过所述位线并且使小于所述第一电流的第二电流流过所述位线，从而通过利用所述第二电流对使得所述存储元件从高电阻状态变为低电阻状态的电阻降低操作进行控制。所述操作方法包括如下步骤在所述电阻降低操作期间令第一电流流过位线；令小于所述第一电流的第二电流流过所述位线，从而控制所述存储元件的所述电阻降低操作。根据本发明能够以提高的高速性能对位线进行电流控制。
文档编号G11C11/56GK102831928SQ20121017714
公开日2012年12月19日 申请日期2012年5月31日 优先权日2011年6月14日
发明者北川真 申请人:索尼公司