电荷流元件的制作方法
【专利摘要】一种电荷流元件包括在绝缘支撑物上的第一电极、电介质层和第二电极的堆叠，该电介质层具有能够通过隧道效应让电荷流动的至少一个部分，其中电极中的至少一个电极由未掺杂多晶硅制成。
【专利说明】电荷流元件
[0001]相关申请的交叉引用
[0002]本申请要求在法律可允许的最大程度上通过引用而结合于此、于2012年7月30日提交的第12/57354号法国专利申请的优先权。
【技术领域】
[0003]本公开内容总体涉及电子电路，并且具体地涉及实现可控地保持电荷以用于时间测量的电路的形成。它更具体地涉及电荷流元件的形成。
【背景技术】
[0004]在许多应用中，希望具有代表在两个事件之间流逝的时间的信息，它是准确或者近似测量。应用示例涉及尤其对媒体的访问权限的时间管理。
[0005]获得这样的代表流逝时间的信息常规地需要例如借助电池供电的电子电路的时间测量以免在不使用电路时丢失信息变化。
[0006]将希望具有即使在未向电子测量电路供电时仍然工作的时间测量。
[0007]例如已经在第8，331，203号号美国专利中提供一种电子器件，其中通过测量具有电极的电容存储元件的电荷来确定在两个事件之间流逝的时间，该电极连接到电容电荷流元件的电极，该电容电荷流元件在它的电介质空间中具有泄漏。在向器件供电时对存储元件充电，并且在再次向器件供电时测量存储元件在功率供应中断之后的残留电荷。这一残留电荷视为代表在器件的两次功率供应之间流逝的时间段。
[0008]电荷流元件在它的电介质空间中包括更小厚度的区域，该区域能够通过隧道效应让电荷泄漏。存储元件放电速度依赖于流元件的泄漏区域的尺度。具体而言，存储元件放电速度在泄漏元件的厚度减少时和/或在泄漏区域的表面(在俯视图中)增加时增加。
[0009]缺点在于在实践中泄漏区域的尺寸设定强依赖于考虑的技术制造过程。实际上，一般向包括其它部件、例如存储器、逻辑块等的芯片集成电荷留置电路。为了避免增加芯片制造成本，希望形成电荷留置电路而相对于其它部件的制造步骤无附加制造步骤。在某些新近技术过程中，可用于形成流元件的泄漏区域的电介质层太薄而即使在泄漏区域的表面积减少至最小时仍然无法实现存储元件的缓慢放电。作为结果，时间测量仅可以在很短时间期间在不存在功率供应时工作、无法适应多数应用。
【发明内容】
[0010]因此，一个实施例提供一种至少部分克服已知电荷流元件的缺点中的一些缺点的电荷流元件。
[0011]另一实施例提供一种可被控制用于时间测量的电荷留置电路。
[0012]因此，一个实施例提供一种电荷流元件,该电荷流元件包括在绝缘支撑物上的第一电极、电介质层和第二电极的堆叠，该电介质层具有能够通过隧道效应让电荷流动的至少一个部分，其中电极中的至少一个电极由未掺杂多晶娃制成。[0013]根据一个实施例，电极之一由重掺杂多晶娃制成。
[0014]根据一个实施例,两个电极由未掺杂多晶娃制成。
[0015]根据一个实施例，电介质层包括氧化物-氮化物-氧化物堆叠，上述部分由氧化硅制成。
[0016]根据一个实施例，电荷流元件具有在两个电极之间的范围在1*10_15与10*10_15法拉之间的电容。
[0017]另一实施例提供一种将上述类型的电荷流元件用于时间测量的用途。
[0018]另一实施例提供一种用于时间测量的电荷留置电路，该电荷留置电路包括连接到上述类型的电荷流元件的电容电荷存储元件。
[0019]根据一个实施例，电容存储元件具有范围在10_12与100*10_12法拉之间的电容。
[0020]根据一个实施例，该电荷留置电路还包括连接到与存储元件和流元件共同的浮置节点的电容初始化元件。
[0021]根据一个实施例，电容初始化元件具有范围在10*10-15与100*10-15法拉之间的电容。
[0022]另一实施例提供一种在半导体衬底以内和上面形成的集成电路芯片，该集成电路芯片包括非易失性存储器单元、逻辑块和上述类型的电荷留置电路，该逻辑块包括MOS晶体管。
【专利附图】
【附图说明】
`[0023]将结合附图在具体实施例的以下非限制描述中具体讨论前述以及其它特征和优点。
[0024]图1是能够可控地保持电荷用于时间测量的电路的示例的电路图；
[0025]图2是示出电荷流元件的示例的截面；
[0026]图3Α至图3Η是示出用于制造电荷流元件的一个实施例的方法的步骤的截面图；
[0027]图4是示出图3Η的电荷流元件的一个备选实施例的截面图；并且
[0028]图5是示出图3Η的电荷流元件的另一备选实施例的截面图。
【具体实施方式】
[0029]为了清楚，已经在不同附图中用相同标号指明相同元件，并且另外如在集成电路的表示中常见，各种附图未按比例。另外，仅已经输出并且将描述对理解实施例有用的那些元件。具体而言，尚未详述描述的电路生成的时间测量的目的，描述的实施例与这样的时间测量的通常应用兼容。
[0030]图1是能够可控地保持电荷用于时间测量的电路10的示例的电路图。电路10包括第一电容元件Cl和第二电容器元件C2，该第一电容元件具有连接到浮置节点F的第一电极11和连接到电压施加端子13的第二电极12，该第二电容器元件具有连接到节点F的第一电极14和连接到电压施加端子16的第二电极15。电路10还包括第三电容元件C3，该第三电容元件具有连接到节点F的第一电极17和连接到电压施加端子19的第二电极18并且让它的电介质空间由于它的介电率和/或它的厚度而设计为具有随着时间的不可忽略的泄漏。电容元件Cl具有比元件C3的电荷留置容量更大的电荷留置容量，并且电容元件C2具有比元件C3的电荷留置容量更大、但是比元件Cl的电荷留置容量更小的电荷留置容量。
[0031]电容元件Cl (存储元件)的功能是存储电荷。电容元件C3(流元件)的功能是相对于它的电极11的直接接地连接相对缓慢地对存储元件Cl放电。电容元件C2的功能是允许快速注入(或者去除)(例如比通过电容元件C2快至少一百倍)电容元件Cl中的电荷。
[0032]在电荷留置阶段初始化步骤中，端子13和19在参考电压(例如接地)，并且向端子16供应高功率供应电压(相对于接地为正)Valim，这引起电容元件Cl的充电。作为变化，为了对元件Cl充电，端子19可以接地，并且端子16和13可以被设置成相对于接地分别为正和负的电压。
[0033]在不再在终端16与13之间施加功率供应电压时，例如在不再向电路供电时，存储元件Cl通过流元件C3以受控方式(相对缓慢)放电。应当注意也可以在仍然向电路供电时提供受控放电阶段。在放电阶段期间，端子13、16和19可以保留为浮置或者甚至被设置成相同参考电压，例如接地。
[0034]在读取阶段中，在放电阶段之后，测量存储元件Cl的残留电荷(该测量需要向器件供电)。元件Cl的残留电荷视为代表在初始化步骤结束与读取步骤之间流逝的时间。
[0035]可以可能提供重置步骤以通过电容元件C2对存储元件Cl完全放电。出于这一目的，端子19和16可以接地，并且端子13可以被设置成高功率供应电压(例如Valim)。作为变化，端子19可以接地，并且端子13和16可以被设置成相对于接地分别为正和负的电压。
[0036]也可以提供存储元件Cl的加速受控放电阶段(通过流元件C3)例如用于测试时间测量电路。为了实现这一点，端子19可以接地或者被设置成相对于接地的负电压，并且端子13和16可以被偏置成相对于接地的相同正电压，例如范围在接地电压与电压Valim之间的电压。
[0037]应当注意，也可以提供不包括电容元件C2的一个实施例，其中经由电容元件C3对浮置节点F充电和放电。在这一情况下，充电和放电时间对称。
[0038]在上文提到的第8，331，203号号美国专利中进一步具体描述关于图1描述的类型的用于时间测量的电荷留置电路的实施例和操作的示例。本文尤其描述如下电路的示例，该电路能够测量存储元件Cl的残留电荷并且据此推断相对于在电荷留置阶段的初始化步骤结束与读取步骤之间流逝的时间的信息。
[0039]这里更具体考虑受控电荷流电容元件C3的形成。
[0040]图2是示出用于时间测量的电容电荷流元件C3的示例的截面图。在这一示例中，在包括非易失性存储器和基于MOS晶体管的逻辑块二者(在幅图中未示出)的技术半导体芯片制造工艺中形成元件C3。芯片由例如由硅制成的半导体衬底21形成。在例如由氧化硅制成的绝缘层23上至少部分形成非易失性存储器。层23例如包括根据当前称为STI的绝缘区域形成技术在衬底的上部分中形成的绝缘阱，该STI代表浅沟槽隔离。然而，可以使用适配厚度的绝缘层23的任何其它实施例。每个存储器单元包括从层23的上表面按以下顺序堆叠的在第一掺杂多晶硅级Pl中形成的下电极、与第一 ONO电介质级对应的氧化物-氮化物-氧化物电介质堆叠(例如氧化硅-氮化硅-氧化硅)和在第二掺杂多晶硅级P2中形成的上电极。MOS晶体管包括在恰当掺杂的衬底区域上方按以下顺序堆叠的在具有比ONO级更小的厚度的第二电介质级GIl中形成的氧化硅层(栅极绝缘体)和在级P2中形成的掺杂多晶硅栅极。级Pl和P2的掺杂造成增加多晶硅的电导率以使它与在非易失性存储器和MOS晶体管中的电极或者栅极使用兼容。作为示例，先以未掺杂形式沉积级Pl和P2的多晶硅，此后立即在沉积之后提供例如N型(N+)掺杂物元素的注入步骤。级Pl和P2在注入之后的掺杂物元素浓度例如范围在5xl018与5x102°个原子/厘米3之间。
[0041]希望形成电荷流元件C3而相对于存储器单元和MOS晶体管制造步骤无附加步骤，也就是通过仅使用上文提到的级。
[0042]出于这一目的，电荷流元件C3包括在衬底21的上部分中形成的由氧化硅(STI)制成的绝缘阱23和在级Pl中的阱23的表面形成的下掺杂多晶硅电极18 (N+)。用ONO级中形成的电介质层25涂覆电极18。通过蚀刻去除层25的部分，该部分定义流元件C3的泄漏区域，该蚀刻在电极18的多晶硅Pl上停止，在层25的去除部分曾经处于的电极18中形成级GOl中形成的电介质层29。电荷流元件C4还包括涂覆电介质层25和29的在级P2中形成的掺杂上多晶硅电极17 (N+)。
[0043]定义元件C3的泄漏区域的层29应当按照它的厚度和/或它的电介质介电率能够通过隧道效应让电荷在电极17与18之间流动。电荷流速必须不可忽略，但是充分缓慢以允许存储元件Cl (图1)的缓慢放电，并且因此允许在例如若干小时或者天的大量时间内在无任何功率供应时的时间测量。
[0044]在某些新近技术工艺中，氧化物GOl的厚度在2nm级，即使将泄漏区域29的表面积(在俯视图中)减少至最小，该厚度仍然不足以允许存储元件Cl的缓慢放电。作为示例，对于2nm的氧化物GOl厚度而言，存储元件Cl的放电时间在一秒级，而它对于3nm的氧化物GOl厚度而言为若干小时。
[0045]为了克服这一缺点，提供形成电荷流元件，其中两个电极中的至少一个电极由未掺杂多晶硅制成。不存在掺杂造成使多晶硅更有阻性并且修改空间充电面积，并且相应地减少在两个电极之间的电荷流速。
[0046]图3A至图3H是示出如下方法的步骤的截面图，该方法用于制造包括未掺杂的多晶硅电极的电荷流元件的一个实施例。
[0047]图3A图示形成在衬底21的上部分中形成的、由氧化硅(STI)制成的阱23以及在多晶硅级Pl和涂层阱23中形成的下电极18’的形成。应当注意，层23未必是STI型阱，但是可以通过任何其它适配的绝缘层形成方法来形成。在关于图1描述的类型的时间测量电路中使用电荷流元件的情况下，在衬底与电极18’之间的电介质厚度(或者等效厚度)优选地至少等于电容元件C2的电介质厚度。
[0048]图3B图示以增加级Pl在芯片的如下区域中的传导率为目标向多晶硅级Pl中注入掺杂物元素的步骤，针对这些区域，这一级用来形成非易失性存储器的或者晶体管的电极或者栅极。根据一个方面，在这一步骤期间提供例如借助树脂掩模31掩蔽电荷流元件的下电极18’以免掺杂电极18。掩模31是在现有方法中已经提供的用于在注入多晶硅级Pl期间保护芯片的某些区域的掩模。因此不必提供专用于掩蔽电极18’的掩模。简单地提供在级Pl的注入步骤期间在电极18’前面未打开现有掩模。
[0049]图3C图示在去除掩模31之后在电极18’的表面沉积在ONO级中形成的电介质层25的步骤。在电介质层25的表面形成树脂掩模33，从而界定与流元件的泄漏区域重合的窗P。
[0050]图3D图示如下步骤，在该步骤期间，通过蚀刻去除电介质层25的未掩蔽区域，该蚀刻在电极18’的多晶硅Pl上停止。然后去除树脂掩模33。
[0051]图3E图示形成在先前步骤去除的层25曾经处于的级GOl中形成的电介质层29的步骤。作为示例，可以例如根据当前称为RTP的迅速热处理通过氧化物生长形成级GOl。
[0052]图3F图示在多晶硅级P2中形成电荷流元件的上电极17。
[0053]图3G图示通过注入例如N型(N+)掺杂物元素来掺杂上电极17的步骤。
[0054]图3H是在关于图3A至图3G描述的方法结束时获得的电荷流元件C3’，也就是如下电荷流元件的截面图，该电荷流元件包括在绝缘支撑物23上的下未掺杂多晶娃电极18’、电介质层25、29和上掺杂多晶硅电极17 (N+)的堆叠，这些电介质层包括能够通过隧道效应让电荷流动的部分29。
[0055]作为示例，本发明人进行的试验已经表明，通过使用具有2nm量级厚度的薄氧化物G01，图3的电荷流元件C3’的电阻率在5xl014欧姆每平方的量级，这与图2的流元件C3的每方块IO12欧姆比较。
[0056]当在关于图1描述的类型的时间测量电路中使用电荷流元件C3’时，这造成允许存储元件Cl的缓慢放电而不修改泄漏区域29的厚度。作为示例，对于2nm的氧化物厚度GOl而言，存储元件Cl的放电时间随图2的元件C3为一秒的量级，而它随图3H的元件C3’为若干天(对于相同泄漏区域表面积)。
[0057]图4是示出图3H的电荷流元件C3’的另一备选实施例的截面图。在图4的电荷流元件C3’’中，下电极18由掺杂多晶硅(N+)制成，并且上电极17’由未掺杂多晶硅制成。用来在级P2的注入期间掩蔽电极17’的掩模(未示出)是在现有方法中已经提供的用来在注入多晶硅级P2期间或者在掺杂MOS晶体管源极-漏极区域期间保护芯片的某些区域的掩模。因此不必提供专用于掩模电极17’的掩模。简单地提供在级P2的注入步骤期间在电极17’ ’前面打开现有掩模。
[0058]图5是示出图3H的电荷流元件C3’的另一备选实施例的截面图。在图5的电荷流元件C3’’’中，下电极18’和上电极17’均由未掺杂多晶硅制成。
[0059]关于图3A至3H、4和5描述的实施例的优点在于它们相对于如下步骤无需附加步骤，这些步骤制造包括非易失性存储器和基于MOS晶体管的逻辑块的集成电路芯片。在关于图1描述的类型的时间测量电路的一个实施例中，存储元件Cl的电介质的厚度范围在15与20nm之间，电容初始化元件C2的电介质的厚度范围在7与IOnm之间，电介质级GOl的厚度在2nm级，并且泄漏区域29在俯视图中的表面是从0.3至0.4 μ mx0.4至0.5 μ m、例如
0.38 μ m x0.46 μ m的方形或者矩形表面。
[0060]为了电路的恰当操作，节点F优选地浮置，也就是从任何电压施加端子被电介质空间分离，并且未直接连接到芯片半导体衬底的非绝缘区域(在该情况下，衬底中的泄漏可以超过通过流元件的泄漏)。
[0061]作为实施例的示例，存储元件Cl的电容范围在10-12与100*10-12法拉(从I至100皮法拉)之间，例如在20*10-12法拉的量级，初始化元件C2的电容范围在100*10-15与10-12法拉(从100至1，000毫微微法拉)之间，例如在500*10_15法拉的量级，并且每个电荷流元件C3’、C3’ ’或者C3’ ’ ’的电容相对于电容Cl和C2可忽略，例如范围在1*10-15与10*10-15法拉(从I至10毫微微法拉)之间，例如在2*10_15法拉的量级。
[0062]在任何情况下，由于使用的电介质厚度，电容元件Cl和C2具有相对于流元件C3’的可忽略寄生泄漏(通过它们的电介质空间)。作为示例，通过使用电介质作为氧化物来形成元件C2的电容，该氧化物通常用来形成能够保持信息持续至少20年的非易失性存储器点，而通过元件C3’的电荷流时间可以在若干天的量级。鉴于又一原因，由于元件Cl的电介质的厚度大于元件C2的电介质厚度,所以通过元件Cl的寄生泄漏相对于通过流元件的泄漏可忽略。
[0063]已经描述本发明的具体实施例。本领域技术人员将想到各种变更、修改和改进。具体而言，在除了关于图1描述的电路之外的能够保持电荷用于时间测量的任何电路中使用提供的类型的电荷流元件将在本领域技术人员的能力内。
[0064]此外，为了进一步增加电荷流速，形成如下电荷流元件将在本领域的能力内，该电荷流元件包括多个串联连接的关于图3至图5描述的类型的电荷流元件。
[0065]另外，本发明不限于将关于图3至图5描述的类型的电荷流元件用于时间测量。在需要占用小表面积的强值电阻的任何其它应用中使用上述类型的电荷流元件将在本领域技术人员的能力内。
[0066]这样的变更、修改和改进旨在于作为本公开内容的部分并且旨在于在本发明的精神实质和范围内。因而，前文描述仅通过示例而未旨在于限制。仅如在所附权利要求及其等效含义中限定的那样限制本发明。
【权利要求】
1.一种电荷流元件，包括在绝缘支撑物上的第一电极、电介质层和第二电极的堆叠，所述电介质层具有能够通过隧道效应让电荷流动的至少一个部分，其中所述电极中的至少一个电极由未掺杂多晶硅制成。
2.根据权利要求1所述的元件，其中所述电极之一由重掺杂多晶硅制成。
3.根据权利要求1所述的元件，其中两个电极由未掺杂多晶硅制成。
4.根据权利要求1所述的元件，其中所述电介质层包括氧化物-氮化物-氧化物堆叠，所述至少一个部分由氧化硅制成。
5.根据权利要求1所述的元件，具有在所述两个电极之间的、范围在1*10_15与10*10_15法拉之间的电容。
6.一种将根据权利要求1所述的元件用于时间测量的用途。
7.一种用于时间测量的电荷留置电路，包括连接到根据权利要求1所述的电荷流元件的电容电荷存储元件。
8.根据权利要求7所述的电路，其中所述电容存储元件具有范围在10_12与100*10_12法拉之间的电容。
9.根据权利要求7所述的电路，还包括连接到与所述存储元件和所述流元件共同的浮置节点的电容初始化元件。
10.根据权利要求9所述的电路，其中所述电容初始化元件具有范围在10*10_15与100*10-15法拉之间的电容。
11.一种在半导体衬底以内和上面形成的集成电路芯片，包括非易失性存储器单元、逻辑块和根据权利要求7所述的电路，所述逻辑块包括MOS晶体管。
【文档编号】G11C16/06GK103578542SQ201310301737
【公开日】2014年2月12日 申请日期:2013年7月16日 优先权日:2012年7月30日
【发明者】F·玛里内特, P·福尔纳拉 申请人:意法半导体(鲁塞)公司