差分激励电路的制作方法

本发明涉及存储控制技术领域，特别是涉及一种差分激励电路。

背景技术：

现有技术中的存储电路，如闪存(Flash)、静态随机存取存储器(Static Random Access Memory，SRAM)、动态随机存取存储器(Dynamic Random Access Memory，DRAM)，及带电可擦可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)等，通常需要高压作为激励电路。在执行存储器的读写和擦除操作时，通常需要在开关管的源端与栅端或者栅端与漏端之间产生一定的压差，从浮动栅极输入的电流向漏端放电。这种操作可以用于确定存储器中的存储单元中存储的信息时0还是1。因此，差分激励电路就变得很必要。

现有的存储单元的写操作通常需要差分激励电路产生相应的差分激励信号(＞6V高压)以进行相应的存储操作。其中，一些特殊的写操作通常需要激励差分电路产生的电压从0V缓慢上升至目标高压。但是，现有技术中通常采用结构复杂的电路结构来产生阶跃式的电压，因此，存在着结构复杂的问题。

技术实现要素：

本发明实施例解决的问题是如何简化差分激励电路的结构。

为解决上述问题，本发明实施例提供了一种差分激励电路，所述差分激励电路包括：

所述电源发生器，适于产生基准电压信号；

所述阶跃式电压发生装置，与所述电源发生器耦接，适于采用电压脉冲信号调制出与所述基准电压信号对应的阶跃式电压信号并输出。

可选地，所述阶跃式电压发生装置，包括：第一电压缓冲器、第二电压 缓冲器、第三电压缓冲器、开关单元和NMOS管，其中：

所述第一电压缓冲器包括第一信号输入端、第一信号输出端和第一高压输出端，所述第一信号输入端与第一电压信号耦接，第一信号输出端与所述NMOS管的栅端耦接；

所述第二电压缓冲器包括第二信号输入端、第二信号输出端和第二高压输出端，所述第二信号输入端与所述电压脉冲信号耦接，第二高压输出端分别与第二电压信号和第一高压输出端耦接；

所述第三电压缓冲器包括第三信号输入端、第三信号输出端和第三高压输出端、工作电压输入端和反向信号输出端，所述第三信号输入端与第二信号输出端耦接，所述工作电压输入端与所述第二电压信号耦接，第三高压输出端与所述电源发生器的输出端耦接，反向信号输出端与所述开关单元的控制端耦接；

所述开关单元的输入端与所述电源发生器的输出端和所述第三高压输出端耦接，所述开关单元的输出端分别与所述差分激励电路的输出端和所述NMOS管的源端耦接；

所述NMOS管的漏端和所述开关单元的输出端分别耦接于地线。

可选地，所述开关单元包括至少一个HVPMOS管，所述HVPMOS管的栅端与所述第三电压缓冲器的反向信号输出端耦接，源端与所述电源发生器的输出端和所述第三高压输出端耦接，漏端分别与所述差分激励电路的输出端和所述NMOS管的源端耦接。

可选地，所述开关单元包括两个以上的HVPMOS管，各个HVPMOS管之间串联连接。

可选地，所述电压脉冲信号为1.5V的电压脉冲信号，所述第一电压信号为1.5V的电压信号，所述第二电压信号为3.3V的电压信号。

与现有技术相比，本发明的技术方案具有以下的优点：

上述的方案，通过阶跃式电压发生装置采用简单的电压脉冲信号，调整产生存储器的写操作过程中所需要的阶跃式电压，而非采用复杂的电源发生 器来产生阶跃式电压，因此，可以简化差分激励电路的结构，简单实用。

附图说明

图1是现有技术中的一种差分激励电路的结构示意图；

图2是本发明实施例中的一种差分激励电路的结构示意图；

图3是本发明实施例中的差分激励电路输出的阶跃式电压波形与开关单元输出的驱动电流之间的关系的仿真示意图；

图4是本发明实施例中的差分激励电路输出的阶跃式电压波形与电压脉冲信号的持续时间之间的关系的仿真示意图；

图5是本发明实施例中的差分激励电路输出的阶跃式电压波形与电压脉冲信号的信号频率之间的关系的仿真示意图。

具体实施方式

现有的存储单元的写操作通常需要差分激励电路产生相应的差分激励信号(大于6V)以进行相应的存储操作。

图1示出了现有技术中的一种差分激励电路的结构示意图。如图1所示的差分激励电路，包括：电源发生器101、第一电压缓冲器102、第二电压缓冲器103和NMOS管M1。

其中，第一电压缓冲器102的信号输入端IN与第一电压信号EN耦接，第一电压缓冲器102高压输出端HV与第二电压信号VCC2耦接；第一电压缓冲器102的反向输出端outb空置。其中，第一电压为1.5V。

第二电压缓冲器103的信号输入端IN与第一电压缓冲器102的信号输出端out耦接，第二电压缓冲器103的工作电压输入端VDD2与第二电压信号VCC2耦接，第二电压缓冲器103的反向输出端outb与NMOS管M1的栅端耦接，第二电压缓冲器103的高压输出端HV与电源发生器101的输出端耦接，第二电压缓冲器103的信号输出端out与NMOS管M1的栅端耦接。

NMOS管M1的源端分别与第二电压缓冲器103的高压输出端HV和电源发生器101的输出端耦接，NMOS管M1的漏端与差分激励电路的输出端PUMP-OUT耦接。

工作时，第一电压缓冲器102的信号输入端IN输入的1.5V的第一电压经过第一电压缓冲器102处理后，上升成为3.3V的电压，3.3V的电压再经过第二电压缓冲器103的处理后，上升至目标电压(大于6V)，从而实现了1.5V-3.3V-目标电压的两步式阶跃。

其中，在第二电压缓冲器103将上升至目标电压的过程中，第二电压缓冲器103的反向输出端outb将保持低电平(0)，从而使得NMOS管M1打开，在差分激励电路的输出端PUMP-OUT输出电压—3.3V-目标电压。

但是，上述的差分激励电路仅能实现从1.5V-3.3V-目标电压的两步式阶跃。而存储器的一些特殊的写操作通常需要激励差分电路产生的电压从0V缓慢上升至目标高压。

为解决上述问题，现有技术中通常采用结构复杂的电压发生器来产生阶跃式电压波形电压，因此，存在着结构复杂的问题。

为解决现有技术中存在的上述问题，本发明实施例采用的技术方案采用阶跃式电压发生装置将简单的电压脉冲信号，产生存储器的写操作过程中所需要的多步阶跃式电压，可以简化差分激励电路的结构，简单实用。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2示出了本发明实施例中的一种差分激励电路的结构示意图图。如图2所示的差分激励电路，可以包括电源发生器201和所述阶跃式电压发生装置202，电源发生器201与阶跃式电压发生装置202耦接。其中：

电源发生器201，适于产生基准电压信号。

阶跃式电压发生装置202，适于采用电压脉冲信号调制出与所述基准电压信号对应的阶跃式电压信号并输出。其中，与所述基准电压信号对应的阶跃式电压信号为从低电压至基准电压逐级上升的电压，例如，从0V经过多级阶跃上升至基准电压。

本发明一实施例中，阶跃式电压发生装置202包括第一电压缓冲器2021、第二电压缓冲器2022、第三电压缓冲器2023、开关单元2024和NMOS管M1。

第一电压缓冲器2021包括第一信号输入端IN、第一信号输出端out和第一高压输出端HV。其中，第一信号输入端IN与第一电压信号DIS耦接，第一信号输出端out与NMOS管M1的栅端耦接。

第二电压缓冲器2022包括第二信号输入端IN、第二信号输出端out和第二高压输出端HV。其中，第二信号输入端IN与电压脉冲信号EN-CLK耦接，第二高压输出端HV分别与第二电压信号VCC2和第一高压输出端HV耦接。

第三电压缓冲器2023包括第三信号输入端IN、第三信号输出端out和第三高压输出端HV、工作电压输入端VDD2和反向信号输出端outb。其中，所述第三信号输入端IN与第二信号输出端out耦接，所述工作电压输入端VDD2与第二电压信号VCC2耦接，第三高压输出端HV与电源发生器101的输出端耦接，反向信号输出端outb与开关单元2024的控制端耦接。

开关单元2024的输入端与电源发生器201的输出端和第三高压输出端HV耦接，开关单元2024的输出端分别与所述差分激励电路的输出端PUMP-OUT和所述NMOS管M1的源端耦接。

NMOS管M1的漏端与开关单元2024的输出端耦接于地线。

在本发明一实施例，电压脉冲信号EN-CLK为1.5V的电压脉冲信号，第一电压信号为1.5V的电压信号，第二电压信号为3.3V的电压信号，电源发生器产生的基准电压为6V。

下面对本发明实施例中的差分激励电路的工作原理做进一步详细的介绍：

首先，从第二电压缓冲器2022输入的电压脉冲信号EN-CLK，分别经过第二电压缓冲器2022和第三电压缓冲器2023处理后，产生逐级上升的阶跃式电压。

在第三电压缓冲器2023的第三高压输出端HV输出的电压未达到电源发生器201产生的基准电压时，第三电压缓冲器2023的反向输出端outb将始终输出低电平(0)，使得开关单元2024导通，从而使得输入的电压脉冲信号EN-CLK，在经过第二电压缓冲器2022和第三电压缓冲器2023处理后得到的逐级上升的阶跃式电压信号，并在差分激励电路的输出端PUMP-OUT输出。

当第三电压缓冲器2023的第三高压输出端HV输出的电压达到电源发生器201产生的基准电压时，第三电压缓冲器2023的反向输出端outb将输出高电平(1)，使得开关单元2024截止。

与此同时，第一电压脉冲器2021的第一信号输入端IN输入的第三电压信号DIS(1.5V)，使得第一电压脉冲器2021的输出端out输出高电平。

第一电压脉冲器2021输出的高电平将会使得NMOS管M1导通，从而使得差分激励电路的输出端通过NMOS管M1放电，使得差分激励电路的输出端PUMP-OUT输出的电压从基准电压下降至0。

在具体实施中，差分激励电路所产生的逐级上升的阶跃式电压波形，可以根据实际的需要进行变换，具体请参见图3-图5。

图3是本发明实施例中的差分激励电路输出的阶跃式电压波形与开关单元输出的驱动电流之间的关系的仿真示意图。其中，曲线301为开关单元输出的驱动电流为8uA时的阶跃式电压波形，曲线302为开关单元输出的驱动电流为10uA时的阶跃式电压波形，曲线303为开关单元输出的驱动电流为12uA时的阶跃式电压波形。

从图3可知，随着驱动电流的增加，阶跃式电压波形的坡度也将增加。因此，可以通过改变驱动电路的大小，来得到不同的阶跃式电压波形。在本发明一实施例中，可以通过改变开关单元中串联连接的HVPMOS管的个数，来改变驱动电流的大小，从而来改变阶跃式电压波形的坡度，得到不同的阶跃式电压波形。

图4是本发明实施例中的差分激励电路输出的阶跃式电压波形与电压脉冲信号的持续时间之间的关系的仿真示意图。其中，曲线401是电压脉冲信号占空比为8:10时的阶跃式电压波形，曲线402是电压脉冲信号占空比为6:10时的阶跃式电压波形，曲线403是电压脉冲信号占空比为6:10时的阶跃式电压波形。

从图4可知，随着电压脉冲信号的占空比的不断增加，阶跃式电压波形的阶跃级数也将不断增加。因此，可以通过改变电压脉冲信号的占空比，来获取不同的阶跃式电压波形。

图5是本发明实施例中的差分激励电路输出的阶跃式电压波形与电压脉冲信号的信号频率之间的关系的仿真示意图。其中，曲线501是电压脉冲信号的信号频率为1.25MHz时的阶跃式电压波形，曲线502是电压脉冲信号的信号频率为2.5MHz时的阶跃式电压波形，曲线503是电压脉冲信号的信号频率为10MHz时的阶跃式电压波形。其中，曲线501所示的阶跃式电压波形与曲线503所示的阶跃式电压波形之间具有部分重叠的区域。

从图5可知，随着电压脉冲信号频率的不断增加，阶跃式电压波形的阶跃级数也将不断增加。

因此，可以通过改变电压脉冲信号的频率，来获取不同的阶跃式电压波形。

上述的方案，采用第一电压缓冲器、第二电压缓冲器和第三电压缓冲器和输入的电压脉冲信号来得到逐级上升的阶跃式电压，可以满足存储器的某些特殊操作的需要，结构简单，方便使用。

本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于计算机可读存储介质中，存储介质可以包括：ROM、RAM、磁盘或光盘等。

以上对本发明实施例的方法及系统做了详细的介绍，本发明并不限于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。