本发明属于FPGA芯片设计领域，涉及一种单粒子加固FPGA分布式RAM的写入时序匹配电路。
背景技术：
FPGA在空间环境应用时，空间高能粒子穿过FPGA器件内部会引起电路节点上的瞬间电流，使配置存储单元发生单粒子翻转，某些区域的电路会产生局部功能错误、互联线短路或断路，使该区域的电路无法正常工作。单粒子加固FPGA可以利用加固技术在不影响FPGA电路正常工作的情况下，对容易发生翻转的寄存器和存储单元进行加固，大大增加存储单元发生单粒子翻转的难度，使得单粒子加固FPGA更加适应恶劣的太空辐射环境，延长其使用寿命。在单粒子打到电路中的某些节点时可能会造成瞬态电流，瞬态电流比正常工作的电流要大的多，但是持续时间比较短，所以可以通过使用单粒子瞬态滤波器过滤掉，单粒子加固FPGA中提供了可选的单粒子瞬态滤波器，可以根据不同的使用环境编程控制该滤波器的开启和关闭，提高了单粒子FPGA的抗单粒子瞬态电流的能力。
单粒子加固FPGA包括输入输出端口(IOB)、可配置逻辑模块(CLB)、块存储器(BRAM)、遍布整个芯片连接各个模块的可编程互联结构、配置存储器阵列(CSRAM)、配置逻辑和配置接口。如图1所示，输入输出端口(IOB)位于芯片的四周，可配置逻辑模块(CLB)在内部按阵列排布，块存储器(BRAM)穿插在可配置逻辑模块(CLB)中，时钟模块分布在3个角。SRAM型FPGA芯片在配置前不具备任何逻辑功能，通过加载用户应用指定的配置数据进入内部的配置存储器阵列(CSRAM)来完成配置。
除去FPGA中专用的逻辑模块(例如加法器、乘法器等)，FPGA中实现的数学运算和组合逻辑功能通过可配置逻辑模块(CLB)来实现。CLB可以通过配置实现常见的组合逻辑和时序逻辑功能，例如4输入组合逻辑、分布式RAM、移位寄存器、累加器等。其中分布式RAM和移位寄存器功能是CLB的常见应用，利用CLB实现分布式RAM比BRAM更加灵活，使得设计更加灵活简便，利用CLB实现移位寄存器功能相比使用寄存器串接起来更加节省资源和布线逻辑，CLB是利用LUT中的单粒子加固静态随机访问存储器DICE SRAM和额外的控制逻辑来实现分布式RAM和移位寄存器功能的。
相比作为查找表功能的SRAM中的值固定由配置逻辑写入后就不变化的情况而言，分布式RAM和移位寄存器功能的DICE SRAM中数据需要实时的写入更新，需要一个匹配电路来保证这个写入过程能够在最少时间内将数据正确的写入DICE SRAM。CLB的分布式RAM功能和移位寄存器功能共用写入延时匹配机制，通过延时匹配电路调整待输入数据的宽度。现有FPGA的CLB中采用镜像一个LUT中SRAM来保证数据写入，通过向镜像的SRAM写入标志信号数据，检测镜像的SRAM的输出信号变化来确定LUT中的SRAM写入完成。但在单粒子加固FPGA中LUT的输入路径上加入了可选的单粒子瞬态滤波电路，用户可以根据实际需求开启或关闭单粒子瞬态滤波电路，所以到达单粒子加固LUT的DICE SRAM时间就有2种选择，但是由于加工的工艺角和工作条件的不同，实际延时会有多种，传统的镜像SRAM只能提供一种延时，不能满足单粒子加固FPGA的需要，单粒子加固的LUT中的DICE SRAM写入延时需要根据是否使用单粒子瞬态滤波电路生产过程中工艺的偏差、实际芯片的工作环境来可变调节。
技术实现要素：
本发明的技术解决问题是：克服现有技术的不足，提供一种单粒子加固FPGA的分布式RAM写入延时匹配电路，使用户能够根据芯片的工艺角、使用环境和是否开启单粒子瞬态滤波电路来编程设定分布式RAM的写入匹配延时，调整分布式RAM待输入数据的有效宽度，确保数据在各种条件下均能以最少的时间准确写入分布式RAM。
本发明的技术解决方案是：一种单粒子加固FPGA分布式RAM的写入时序匹配电路，包括与门，单粒子加固触发器、镜像单粒子加固静态随机访问存储器、n级延时链、n选1多路选择器、n位配置单元、反相器、传输门、单粒子瞬态滤波器及其配置单元、二选一选择器、查找表单粒子加固静态随机访问存储器，所述n值为正整数，除n位配置单元以外，该写入时序匹配电路其他部分均位于FPGA芯片的CLB内，FPGA的WR和EN信号通过与门相与输出至单粒子加固触发器，当EN和WR同时为高电平时，时钟信号到达后，单粒子加固触发器的Q端输出高电平，该高电平信号从镜像单粒子加固静态随机访问存储器DI端写入存储器，然后从存储器的DO端输出至n级延时链得到该信号的n级延时信号，该n级延时信号分别接入至n选一多路选择器，由n位配置单元配置n选一多路选择器从n级延时信号中选出1个信号输出至单粒子加固触发器的复位端，复位端高电平有效，使得单粒子加固触发器2的Q端异步复位到低电平，单粒子加固触发器的Q端输出为数据选通信号，该数据选通信号输入至传输门的正端，同时经过反相器反相输入至传输门的负端，当数据选通信号为高电平时，传输门打开，待输入数据通过传输门，当单粒子瞬态滤波器配置单元配置为0时，待输入数据经由二选一选择器的0端输入至查找表单粒子加固静态随机访问存储器，当单粒子瞬态滤波器配置单元配置为1时，待输入数据经单粒子瞬态滤波器滤波处理后经由二选一选择器的1端输入至查找表单粒子加固静态随机访问存储器。
写入时序匹配电路中n级延时链由n-1个延时单元串联组成，所述镜像单粒子加固静态随机访问存储器的输出连接到第1个延时单元的输入端，同时作为n级延时链的第1级输出，第m级延时单元的输出端连接到第m+1级延时单元的输入端，同时作为n级延时链的第m+1级输出，m为自然数，m∈[2,n-1]。
写入时序匹配电路中n值满足如下条件：
其中，为向上取整，Tjitter_filter为单粒子瞬态滤波器所引起的数据宽度最大缩减值，Tdelay_slice为n级延时链的每个延时单元的单位延时值。
n选1多路选择器由n个NMOS管M1～Mn，第一反相器、第二反相器和一个PMOS管Mn+1组成，第i个NMOS管Mi的漏极连接至n级延时链4的第i级输出端，Mi的栅极连接至n位配置单元的第n位输出端，M1～Mn的源级都连接到第一反相器的输入端，第一反相器与第二反相器串联连接，PMOS管Mn+1为弱上拉管，其漏极和栅极分别连接在第一反相器的输入端和输出端，源级连接至电源VDD，第二反相器的输出端为n选1多路选择器的输出，i为自然数，i∈[1,n]。
n位配置单元可以位于FPGA芯片每一列CLB上方或下方，同一列CLB内n选1多路选择器的第i个输入端均与n位配置单元的第i位输出端相连，i为自然数，i∈[1,n]。
n位配置单元也可以位于FPGA芯片每一列CLB左方或右方，同一行CLB内n选1多路选择器的第i个输入端均与n位配置单元的第i位输出端相连，i为自然数，i∈[1,n]。
n位配置单元还可以位于FPGA芯片各个时钟域内，每个时钟域内所有CLB中n选1多路选择器的第i个输入端均与n位配置单元的第i位输出端相连，i为自然数，i∈[1,n]。
n位配置单元中的单bit配置单元可以由单粒子加固静态随机存储器和反相器组成，单粒子加固静态随机存储器的输出连接到反相器的输入端，反相器的输出为单bit配置单元的输出。
n位配置单元中的单bit配置单元还可以由熔丝和反相器组成，熔丝的一端连接到电源地，另一端连接到反相器的输入端，反相器的输出为单bit配置单元的输出。
与现有技术相比，本发明具有如下有益效果：
1.本发明通过提供n位配置单元，使用户可以通过配置不同的配置值实现在单粒子加固FPGA在开启或关闭单粒子瞬态滤波器时能够编程调整分布式RAM的写入匹配延时，通过延时匹配电路调整待输入数据的宽度，以便将需要存储的数据正确的写入到分布式RAM中，减小分布式RAM写入失效率，并且采用了镜像的DICE SRAM可测得数据正常写入LUT中的DICE SRAM所需要的最小延时，得到分布式RAM最大的数据存储速率。
2.利用本发明的分布式RAM写入时序匹配电路，可以根据生产的芯片实际的工艺角、工作环境和是否开启单粒子瞬态滤波电路，改变芯片每列、每行或者每个时钟域的分布式RAM数据写入时间，为单粒子加固FPGA芯片的增加了可靠性和环境适用性，同时减少由于分布式RAM写入失败导致的芯片废品率。
3.本发明共用配置单元相对于每个CLB设置一组配置单元更加节省面积，同时也减少了用户配置的麻烦，同时按行或按列共用配置单元在版图布线上也更加容易实现。
4.本发明按时钟域共用配置单元，可以使得分布式RAM的时钟周期可以更加灵活的设计，使得开启单粒子滤波器的分布式RAM可以工作在独立的时钟域，未开启单粒子滤波器的分布式RAM工作在不同的时钟域，两时钟域工作在不同的时钟频率，提高设计的灵活性。
5.本发明可以采用单粒子加固SRAM作为延时设置存储单元，可以在工作环境变化的时候通过动态可重配技术实时的调整写入延时时间。
附图说明
图1为单粒子加固FPGA的整体框图；
图2为本发明写入时序匹配电路示意图；
图3为未使用延迟链路时数据有效宽度变化示意图；
图4为使用延迟链路时数据有效宽度变化示意图；
图5为本发明n级延时链电路示意图；
图6为本发明n级延时链单元电路图；
图7为本发明n选1多路选择器的示意图；
图8为本发明写入时序匹配电路的配置单元按列分布的示意图；
图9为本发明写入时序匹配电路的配置单元按行分布的示意图；
图10为本发明写入时序匹配电路的配置单元按时钟域分布的示意图；
图11为基于单粒子加固静态随机存储器的单bit配置单元电路示意图，
图12为基于熔丝结构的单bit配置单元电路示意图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步详细的描述：
图2给出了一种单粒子加固FPGA分布式随机访问存储器的写入时序匹配电路，可实现可编程的分布式RAM数据写入匹配延时控制。通过配置相应的n位配置单元中的存储值，可以实现不同的分布式RAM的数据写入匹配延时时间。通过编程在n位配置单元中写入不同的值保证在不同工艺角、不同的工作环境和开启或关闭单粒子瞬态滤波电路下分布式RAM的数据能够将数据能够在最短时间内正常写入LUT中的查找表单粒子加固静态随机存储器DICE SRAM。为单粒子加固FPGA芯片的增加了可靠性和环境适用性，同时减少了由于分布式RAM写入失败导致的废品率。CLB利用LUT中的单粒子加固静态随机访问存储器DICE SRAM和额外的控制逻辑来实现分布式RAM和移位寄存器功能的方式一样，因此，本发明同样适用于移位寄存器。
如图2所示，单粒子加固FPGA分布式随机访问存储器的写入时序匹配电路包括与门AND，单粒子加固触发器DICE FF、镜像单粒子加固静态随机访问存储器Mirror DICE SRAM、n级延时链DL、n选1多路选择器MUX、n位配置单元、反相器INV、传输门TG、单粒子瞬态滤波器及其配置电路、二选一选择器MUX2、查找表单粒子加固静态随机访问存储器LUT DICE SRAM。所述n值为正整数，除n位配置单元以外，该写入时序匹配电路其他部分均位于FPGA芯片的CLB内。
写入时序匹配电路的连接关系为：写信号WR和使能信号EN分别连接到与门1的两个输入端，与门1的输出端连接到单粒子加固触发器2的数据输入端D，单粒子加固触发器2的时钟端CLK连接到全局时钟上，单粒子加固触发器2的输出端Q连接到镜像单粒子加固静态随机访问存储器3的输入端DI，镜像单粒子加固静态随机访问存储器3的输出端DO连接到n级延时链4的输入端，n级延时链4的第i个输出端连接到n选1多路选择器5的第i个输入端上，i＝1～n，多路选择器5第i个选择端按位连接到n位配置单元6的第i位输出端上，多路选择器5输出端连接到单粒子加固触发器2的复位端，形成反馈回路。单粒子加固触发器2的输出端Q还连接到传输门8的正向选择端，反相器7的输入端与输出端分别连接到传输门8的正向与反向选择端，数据信号DATA连接到传输门8的输入端，传输门8的输出端分成两路，一路连接到二选一选择器10的0输入端，另一路通过单粒子瞬态滤波器连接到二选一选择器10的1输入端，二选一选择器10的选择端连接到单粒子瞬态滤波器配置单元12上，二选一选择器10的输出端连接到查找表单粒子加固静态随机访问存储器11输入端。
写入时序匹配电路的工作原理为：EN为使能信号，当EN为低电平时，该电路不使能，LUT未使用或者作普通查找表功能，当EN为高电平时，WR为电平时为分布式RAM或移位寄存器读过程，这是不需要写入数据，所以该电路也未使用。只有当EN和WR同时为高电平时，LUT用作分布式RAM或移位寄存器，并且处于写入状态，写入时序匹配电路处于工作状态。当匹配电路处于工作状态时，时钟信号上升沿到达后，在经历Tclk-q的延时后单粒子加固触发器的Q端输出高电平，该高电平信号从镜像单粒子加固静态随机访问存储器DI端写入存储器，然后经过TDICE SRAM从存储器的DO端输出至n级延时链得到该信号的n级延时信号，该n级延时信号分别接入至n选一多路选择器，由n位配置单元配置n选一多路选择器从n级延时信号中选出1个延时信号输出至单粒子加固触发器的复位端，该延时信号的延时为Tdelay line，复位端高电平有效，该延时高电平信号使得单粒子加固触发器的Q端异步复位到低电平，复位过程的延时为Tclr-q。所述单粒子加固触发器的Q端输出为数据选通信号，该数据选通信号输入至传输门8的正端，同时经过反相器7反相输入至传输门的负端，当数据选通信号为高电平时，传输门8打开，待输入数据通过传输门，当单粒子瞬态滤波器配置单元12配置为0时，待输入数据经由二选一选择器10的0端输入至查找表单粒子加固静态随机访问存储器11，当单粒子瞬态滤波器配置单元12配置为1时，待输入数据经单粒子瞬态滤波器9滤波处理后经由二选一选择器10的1端输入至查找表单粒子加固静态随机访问存储器11。
上述数据选通信号的宽度的计算公式为：
Tperiod＝TDICE SRAM+Tdelay line+Tclr-q (2)
数据选通信号有效时打开输入数据通路，数据选通信号有效时间决定了信号被写入分布式RAM或移位寄存器的周期。
数据DATA输入到查找表单粒子加固静态随机访问存储器时需要至少保持一定的时间Treq才能满足DICE SRAM的建立/保持条件，保证能够正确写入LUT DICE SRAM。
当用户关闭单粒子瞬态滤波器时，即单粒子瞬态滤波器配置单元中存储的值为0，MUX2选择0输入端，单粒子瞬态滤波器被旁路,经过单粒子瞬态滤波器的数据直接输入到查找表单粒子加固静态随机访问存储器。由于镜像单粒子加固静态随机访问存储器Mirror DICE SRAM与LUT DICE SRAM采用相同的工艺实现，数据写入时间基本相同，镜像单粒子加固静态随机访问存储器Mirror DICE SRAM模拟了查找表单粒子加固静态随机访问存储器LUT DICE SRAM写入过程，LUT DICE SRAM的数据的最小写入时间可以通过使用标志信号通过一个加固触发器DICE FF，写入Mirror DICE SRAM，标志信号写入后输出反馈到DICE FF的复位端，清除标志位来实现自动测量，本发明中采用WR和EN的与信号作为该标志信号。所以，当关闭单粒子瞬态滤波器时，输入数据的最小有效宽度为查找表单粒子加固静态随机访问存储器LUT DICE SRAM所需要的最小数据写入时间，采用镜像单粒子加固静态随机访问存储器就可以自动测得该最小数据写入时间Treq，从而控制输入数据有效宽度。为了得到最大的数据写入速率，在未开启单粒子瞬态滤波器时Tdelay line可以设置为0，此时，数据写入最小宽度为Tmin＝TDICE SRAM+Tclr-q。
然而，当开启单粒子瞬态滤波器时，输入数据通过单粒子瞬态滤波器进行滤波处理，由于数据位上的滤波影响，数据路径上的数据实际有效宽度会减小，可能会导致地址或者使能信号在数据写入DICE SRAM过程中切换而导致实际写入单个DICE SRAM的写入时间不满足DICE SRAM的建立/保持时间。所以，本发明写入时序匹配电路中设计了n级延迟链引入Tdelay line对选通信号增加延时控制使输入到单粒子瞬态滤波器的数据宽度变大，从而实现匹配延时和数据写入宽度相匹配。这种方法弥补单粒子瞬态滤波器所带来的数据宽度损失，使得写入LUT DICE SRAM的数据能够满足建立/保持时间要求。用户可以通过n位配置单元和多路选择器来调整延时链中的具体延迟的大小，根据电路设计的需要实现延时的动态调整。
图3和图4分别为未引入延时链路和引入延迟链路时，在开启和关闭单粒子瞬态滤波器两种情况下到达LUT DICE SRAM的数据有效宽度变化。图中，Data表示写入LUT DICE SRAM的数据，Addr表示数据存入LUT DICE SRAM的地址，TG_EN为选通信号，Filter off LUT DICE SRAM Datain为关闭单粒子瞬态滤波器时输入到LUT DICE SRAM的数据，Filter on LUT DICE SRAM Datain为关闭单粒子瞬态滤波器时输入到LUT DICE SRAM的数据，T为数据最小写入时间要求，从图3中可以看出，经过单粒子瞬态滤波器的处理后，数据的有效宽度变为T1，T1<T数据不能稳定可靠地写入LUT DICE SRAM中，图4中引入了Tdelay line，选通信号有效宽度为T2，经过单粒子瞬态滤波器的处理后，数据的有效宽度变为T，满足LUT DICE SRAM的最小写入脉宽要求，数据能够可靠地写入LUT DICE SRAM中。
本发明在单粒子加固FPGA中为单粒子加固FPGA分布式随机访问存储器的写入时序匹配电路设计n位配置单元，n为正整数,n值满足如下条件：
数值根据实际电路需要、版图面积和延时单元的单位延时值综合决定。N越大，需要的配置单元就越多，所需要的版图面积越大，用户可配置的余量越大，作为最优的选择,n可以为：
其中，为向上取整，Tjitter_filter为单粒子瞬态滤波器所引起的数据宽度最大缩减，Tdelay_slice为延时链中延时单元的延时值。用户可以根据选择所需要的延时，满足最小延时的情况下，用户选择的延时越小，用户可以设计的时钟速率可以越快，FPGA存储器读写的速率越快。由于加工的工艺角和芯片工作条件的不同，在出厂时测试时芯片厂商会给出建议的延时值供用户开启单粒子瞬态滤波器时设置。
图5中为本发明中的n级延时链的设计示意图，本发明的n级延时链DL由n-1个延时单元串联组成，所述n级延时链DL的输入连接到第1个延时单元的输入端，同时作为n级延时链的第1级输出，第m级延时单元的输出端连接到第m+1级延时单元的输入端，同时作为n级延时链的第m+1级输出，m为自然数，m∈[2,n-1]。
延时单元有很多种，可以是模拟的，也可以是数字的，图6中为一种常用的延时单元的示意图。包含2个反相器串联组成，也可以设计成偶数个反相器串联组成，延时单元的延时值可以根据芯片采用的工艺参数、结构和使用晶体管尺寸使用SPICE软件计算得到一个近似值。
如图7所示，所述n选1多路选择器由n个NMOS管M1～Mn，第一反相器13、第二反相器14和一个PMOS管Mn+1组成，第i个NMOS管Mi的漏极连接至n级延时链4的第i级输出端，Mi的栅极连接至n位配置单元6的第n位输出端M_SEL[i]，M1～Mn的源级都连接到第一反相器13的输入端，第一反相器13与第二反相器14串联连接，PMOS管Mn+1为弱上拉管，即其宽长比正常反相器中的PMOS管宽长比小。
当n级延时链的第i个输出端M_SEL[i]为高电平时，第i个NMOS管导通，Mi的输出为D_OUT[i]，当D_OUT[i]为0时，第一反相器的输出为1，PMOS管Mn+1关闭，n选1多路选择器的输出为Mi的输出；当D_OUT[i]为1时，第一反相器的输出0，PMOS管Mn+1导通，Mn+1可以补偿高电平通过NMOS管所造成的阈值损失，使n选1多路选择器的输出为Mi的输出为VDD，第一反相器和第二反相器配对使用。
本发明采用.13um工艺实现M1～Mn的长0.13um，宽为2um，Mn+1的长0.13um，宽为0.2um，反相器13中NMOS管长为0.13um，宽为9.8um，PMOS管长为0.13um，宽为4.6um，反相器14中NMOS管长0.13um，宽4.8um，PMOS管长0.13um，宽9.6um。
图8中为本发明中的配置单元按列分布的示意图，为了简洁，图中只画出了CLB模块。FPGA芯片中每一列CLB中所有的分布式RAM写入保证电路共用一个n位配置单元，如图所示，n位配置单元位于FPGA芯片每一列CLB下方，同一列CLB内n选1多路选择器5的第i个输入端均与n位配置单元6的第i位输出端相连，i为自然数，i∈[1,n]。也可以将配置单元放置在FPGA芯片每一列CLB上方。
图9中为本设计中的配置单元按行分布的示意图，为了简洁，图中只画出了CLB模块。FPGA芯片中每一行CLB中所有的分布式RAM写入保证电路共用n个配置单元。n位配置单元6位于FPGA芯片每一列CLB右方，同一行CLB内n选1多路选择器5的第i个输入端均与n位配置单元6的第i位输出端相连，i为自然数，i∈[1,n]。也可以将配置单元放置在FPGA芯片每一列CLB右方。
共用配置单元相对于每个CLB设置一组配置单元更加节省面积，同时也减少了用户配置的麻烦，同时按行或按列共用配置单元在版图布线上也更加容易实现。
图10中为本设计中的配置单元按时钟域的分布示意图，为了简洁，图中只画出CLB模块。FPGA芯片中每一个时钟域的所有CLB中的分布式RAM写入保证电路共用n个配置单元。所述n位配置单元6位于FPGA芯片各个时钟域内，每个时钟域内所有CLB中n选1多路选择器5的第i个输入端均与n位配置单元6的第i位输出端相连，i为自然数，i＝1～n。
采用图10所示的配置单元排列方式，同一时钟域所有CLB中的查找表单粒子加固静态随机访问存储器LUT DICE SRAM写入数据宽度一致，用户配置大容量随机访问存储器时，选择同一时钟域内的CLB组成，所得到的存储器单元读写性能一致性较好。同时，按时钟域共用配置单元，可以使得分布式RAM的时钟周期可以更加灵活的设计，使得开启单粒子滤波器的分布式RAM可以工作在独立的时钟域，未开启单粒子滤波器的分布式RAM工作在不同的时钟域，两时钟域工作在不同的时钟频率，提高设计的灵活性。
图11和图12给出了两种n位配置单元的单bit配置单元的示意图。图11中所示的单bit配置单元中是由单粒子加固静态随机存储器DICE SRAM15和反相器16组成，DICE SRAM的字线wb、字线的补码wb_b、和写使能en连接到配置总线上，DICE SRAM的输出bit_b连接到反相器16的输入端，反相器16的输出端为单bit配置单元的输出，反相器16的尺寸较正常反相器的尺寸大，以便有更大的驱动能力，该尺寸需要根据后接负载的大小来选择。
图12中所示的单bit配置单元由熔丝17和反相器18组成，熔丝17的一端连接到电源地，另一端连接到反相器18的输入端，反相器18的输出为单bit配置单元的输出，反相器18的尺寸较正常反相器的尺寸大，以便有更大的驱动能力。该尺寸需要根据后接负载的大小来选择。
图11中的配置单元更容易实现，并且可以重复配置，而且可以与其他模块共用配置逻辑和路径，但是配置单粒子的抗辐射能力比图12中弱，图12中的配置单元抗单粒子的能力更强，但需要额外的烧写电路，而且不可以重复烧写。
本说明书中未作详细描述的内容属本领域专业技术人员的公知技术。